非反相多米诺寄存器和产生非反相输出的方法

摘要

一种多米诺寄存器，包括运算电路、写入电路、反相器、维持电路以及输出逻辑电路。运算电路会预充第一节点，而当频率信号变为高电平时，其会运算以控制第一节点的一状态的一逻辑函数。在运算期间，若第一节点为低电平，则写入电路会将第二节点驱动为高电平，而若第一节点保持在高电平，则其会将第二节点驱动为低电平。该反相器会将第二节点反相，以控制第三节点的状态。当第三节点及该频率信号均为低电平时，维持电路会使第二节点保持在高电平，而当第三节点及第一节点均为高电平时，其会使第二节点保持在低电平。否则，该维持电路的高电平及低电平路径会不致能，包括在该写入电路改变状态的时候。因此，该写入电路不必克服一维持元件。

权利要求

1.一种非反相多米诺寄存器，包括：

一多米诺级电路，用以执行一多米诺级，该多米诺级基于至少一个输入数据信号及一频率信号，来运算一逻辑函数，其中当该频率信号为低电平时，该多米诺级会将一预充节点预充为高电平，若其进行运算，则会将该预充节点拉到低电平，而若其无法运算，则会使该预充节点保持在高电平；

一写入级电路，耦接至该多米诺级电路以执行一写入级，该写入级并且会响应该频率信号，若该预充节点变为低电平，则其会将一第一初步输出节点拉到高电平，而若该预充节点保持在高电平，则其会将该第一初步输出节点拉到低电平；

一反相器，具有耦接至该第一初步输出节点的一输入，以及耦接至一第二初步输出节点的一输出；

一高电平维持路径，当致能时，其会使该第一初步输出节点保持在高电平，其中当该频率信号及该第二初步输出节点均为低电平时，该高电平维持路径会致能，否则其会不致能；

一低电平维持路径，当致能时，其会使该第一初步输出节点保持在低电平，其中当该第二初步输出节点及该预充节点均为高电平时，该低电平维持路径会致能，否则其会不致能；以及一输出级电路，用以执行一输出级，该输出级基于该预充节点及该第二初步输出节点的状态，来产生一输出信号。

2.如权利要求1所述的非反相多米诺寄存器，其中该多米诺级电路包括：一P信道元件，具有用以接收该频率信号的一栅极，以及耦接于一源极电压与该预充节点之间的一漏极与源极；

运算逻辑电路，耦接至该预充节点；以及

一N信道元件，具有用以接收该频率信号的一栅极，以及耦接于该运算逻辑电路与接地点之间的一漏极与源极。

3.如权利要求1所述的非反相多米诺寄存器，其中该多米诺级电路包括：一P信道元件，具有用以接收该频率信号的一栅极，以及耦接于一源极电压与该预充节点之间的一漏极与源极；

一N信道元件，具有用以接收该频率信号的一栅极、耦接至该预充节点的一漏极、以及一源极；以及运算逻辑电路，耦接于接地点与该N信道元件的该源极之间。

4.如权利要求1所述的非反相多米诺寄存器，其中该写入级电路包括：一第一P信道元件，具有耦接至该预充节点的一栅极，以及耦接于一源极电压与该第一初步输出节点之间的一漏极与源极；

一第一N信道元件，具有用以接收该频率信号的一栅极、耦接至该第一初步输出节点的一漏极、以及一源极；以及一第二N信道元件，具有耦接至该预充节点的一栅极、耦接至该第一N信道元件的该源极的一漏极、以及耦接至接地点的一源极。

5.如权利要求4所述的非反相多米诺寄存器，其中该高电平维持路径包括：一第二P信道元件，具有耦接至该第二初步输出节点的一栅极、耦接至该源极电压的一源极、以及一漏极；以及一第三P信道元件，具有用以接收该频率信号的一栅极，以及耦接于该第二P信道元件的该漏极与该第一初步输出节点之间的一漏极与源极。

6.如权利要求5所述的非反相多米诺寄存器，其中该低电平维持路径包括该第二N信道元件，以及一第三N信道元件，其具有耦接至该第二初步输出节点的一栅极，以及耦接于该第一初步输出节点与该第二N信道元件的该漏极之间的一漏极与源极。

7.一种多米诺寄存器，包括：

一运算电路，当一频率信号为低电平时，其会预充一第一节点，而当该频率信号变为高电平时，其会运算用以控制该第一节点的一状态的一逻辑函数；

一写入电路，耦接至该第一节点且用以接收该频率信号，当该频率信号变为高电平时，若该第一节点为低电平，则其会将一第二节点驱动为高电平，而若该第一节点保持在高电平，则其会将该第二节点驱动为低电平；

一反相器，具有耦接至该第二节点的一输入，以及耦接至一第三节点的一输出；

一维持电路，耦接至该第二节点与该第三节点，以及该写入电路，当该第三节点及该频率信号均为低电平时，其会使该第二节点保持在高电平，而当该第三节点及该第一节点均为高电平时，其会使该第二节点保持在低电平；以及一输出电路，其基于该第一节点及该第三节点的状态，来产生一输出信号。

8.如权利要求7所述的多米诺寄存器，其中该运算电路包括：一P信道元件，耦接至该第一节点且用以接收该频率信号，当该频率信号为低电平时，其会将该第一节点预充为高电平；

一逻辑电路，耦接至该第一节点，其基于至少一个输入数据信号来运算该逻辑函数；以及一N信道元件，耦接于该逻辑电路与接地点之间，并且用以接收该频率信号；

其中当该频率信号变为高电平时，该P信道元件及该N信道元件会共同地使该逻辑电路致能，以控制该第一节点的该状态。

9.如权利要求7所述的多米诺寄存器，其中该运算电路包括：一P信道元件，耦接至该第一节点且用以接收该频率信号，当该频率信号为低电平时，其会将该第一节点预充为高电平；

一N信道元件，耦接至该第一节点，并且用以接收该频率信号；以及一逻辑电路，耦接于该N信道元件与接地点之间，其基于至少一个输入数据信号来运算该逻辑函数；

其中当该频率信号变为高电平时，该P信道元件及该N信道元件会共同地使该逻辑电路致能，以控制该第一节点的该状态。

10.如权利要求7所述的多米诺寄存器，其中该写入电路包括：一第一P信道元件，耦接至该第一节点及该第二节点，若该第一节点变为低电平时，其会将该第二节点拉到高电平；

一第一N信道元件，耦接至该第二节点且用以接收该频率信号；以及一第二N信道元件，耦接至该第一N信道元件及该第一节点；

其中该第一N信道元件及该第二N信道元件会响应该频率信号变为高电平，若该第一节点仍为高电平，则会共同地将该第二节点拉到低电平.

11.如权利要求7所述的多米诺寄存器，其中该维持电路包括：第二与第三P信道元件，耦接在一起，并且会耦接至该第二节点及该第三节点，其会共同形成一高电平状态维持路径，当该第三节点及该频率信号均为低电平时，其会致能，而会将该第二节点拉到高电平，否则其会不致能；以及一第三N信道元件，耦接至该第二节点及该第三节点，并且会耦接至该第二N信道元件，其中该第二N信道元件及该第三N信道元件会共同形成一低电平状态维持路径，当该第一节点及该第三节点均为高电平时，其会致能，而会将该第二节点拉到低电平，否则其会不致能。

12.一种非反相多米诺寄存器，包括：

一第一P信道元件，具有用以接收一频率信号的一栅极，以及耦接于一源极电压与一预充节点之间的一漏极与源极；

一第一N信道元件，具有用以接收该频率信号的一栅极、耦接至该预充节点的一漏极、以及一源极；

运算逻辑电路，耦接于该第一N信道元件的该源极与接地点之间，并且包括互补金氧半导体逻辑电路，其基于至少一个输入数据信号来运算一逻辑函数；

一写入级电路，用以执行一写入级并驱动一第一初步输出节点，该写入级包括均会回应该预充节点的一第一上拉元件及一第一下拉元件，以及会响应该频率信号的一第二下拉元件；

一维持电路，具有耦接至该第一初步输出节点的一输入，以及用以驱动一第二初步输出节点的一输出；以及一输出级电路，用以执行一输出级并驱动一输出节点，该输出级包括均会回应该预充节点的一第二上拉元件及一第三下拉元件，以及均会响应该第二初步输出节点的一第三上拉元件及一第四下拉元件。

13.如权利要求12所述的非反相多米诺寄存器，其中该写入级电路包括：一第二P信道元件，具有耦接至该预充节点的一栅极，以及耦接于该源极电压与该第一初步输出节点之间的一漏极与源极；

一第二N信道元件，具有用以接收该频率信号的一栅极、耦接至该第一初步输出节点的一漏极、以及一源极；以及一第三N信道元件，具有耦接至该预充节点的一栅极、耦接至该第二N信道元件的该源极的一漏极、以及耦接至接地点的一源极。

14.如权利要求13所述的非反相多米诺寄存器，其中该维持电路包括相互耦接于该第一初步输出节点与该第二初步输出节点之间的一对反相器。

15.如权利要求12所述的非反相多米诺寄存器，其中该输出级电路包括：一第二P信道元件，具有耦接至该预充节点的一栅极，以及耦接于该源极电压与该输出节点之间的一漏极与源极；

一第三P信道元件，具有耦接至该第二初步输出节点的一栅极、耦接至该源极电压的一源极、以及耦接至该输出节点的一漏极；

一第二N信道元件，具有耦接至该第二初步输出节点的一栅极、耦接至该输出节点的一漏极、以及一源极；以及一第三N信道元件，具有耦接至该预充节点的一栅极、耦接至该第二N信道元件的该源极的一漏极、以及耦接至接地点的一源极。

16.一种暂存逻辑函数及产生非反相输出的方法，包括：

当一频率信号为低电平时，将一第一节点预充为高电平；

当该频率信号变为高电平时，运算一逻辑函数，以控制该第一节点的状态；

当该频率信号变为高电平时，以该第一节点的状态来控制一第二节点的状态；

将一第三节点的状态定义为该第二节点的反相状态；

当该第一节点及该第三节点均为高电平时，会使一低电平状态维持路径致能，以保持该第二节点的低电平状态，否则会使该低电平状态维持路径不致能；

当该频率信号及该第三节点均为低电平时，会使一高电平状态维持路径致能，以保持该第二节点的高电平状态，否则会使该高电平状态维持路径不致能；以及基于该第一节点及该第三节点的状态，来决定一输出节点的状态。

17.如权利要求16所述的方法，其中该运算一逻辑函数，以控制该第一节点的状态包括当该逻辑函数进行运算时，会将该第一节点拉到低电平，而当该逻辑函数无法运算时，会使该第一节点保持在高电平。

18.如权利要求17所述的方法，其中该以该第一节点的状态来控制该第二节点的状态包括当该频率信号变为高电平时，若该第一节点拉到低电平，则会将该第二节点拉到高电平，而若该第一节点保持在高电平，则会将该第二节点拉到低电平。

19.如权利要求16所述的方法，其中该会使一低电平状态维持路径致能，否则会使该低电平状态维持路径不致能包括分别以该第一节点及该第三节点，来控制第一串接下拉元件及第二串接下拉元件。

20.如权利要求16所述的方法，其中该会使一高电平状态维持路径致能，否则会使该高电平状态维持路径不致能包括分别以该频率信号及该第三节点，来控制第一串接上拉元件及第二串接上拉元件。

21.如权利要求16所述的方法，其中该决定一输出节点的状态包括以一与非函数，将该第一节点及该第三节点的状态进行逻辑上的组合。

说明书

技术领域

本发明涉及动态逻辑电路与缓存器函数的领域，尤其涉及一种非反相多米诺(domino)缓存器，其可解决速度与大小为重要因子的复杂逻辑电路的输出暂存问题。

背景技术

本申请要求了美国临时申请的优先权，其序号为60/553805，申请日为2004年3月17日；该申请被附入以作参考。本申请案优先权的申请也根据美国专利申请案号为11/023,145，申请日期为12/27/2004。
本申请是下述美国专利申请的后续申请，该申请和本申请有共同的受让人和至少一个共同的发明人，该申请也被附入也作参考。
  序号   申请日   发明名称   10/640369  (CNTR.2200)   8/13/2003   非反相多米诺寄存器  Non-inverting domino register
集成电路使用了大量的缓存器，尤其是那些具有同步管线结构的缓存器。暂存逻辑电路用来使装置与电路的输出维持一段时间，以使这些输出可被其它装置与电路所接收。在频率系统(例如管线化微处理器)中，缓存器用来闩锁(latch)给定管线级电路的输出信号，且同时维持此输出一个频率周期的期间，以使得后级电路中的输入电路在该给定管线级电路正同时产生新输出时，可接收前一输出信号。
在过去，于复杂的逻辑运算电路，诸如多重输入多任务器(muxes)、多位编码器等的前后，常利用缓存器来维持欲进入该运算电路(evaluationcircuits)的输入信号与自该运算电路输出的信号。一般来说，这些缓存器均具有关联设定时间及维持时间的要求，而这两种要求均可限制前级电路中的运算电路。此外，缓存器还具有对应的数据-输出(data-to-output)的时间特性，其可限制后级电路中的运算电路。典型缓存器的「速度」判定是根据其数据-输出的时间，即其设定时间加上频率-输出时间。
在逻辑运算电路的前后使用传统缓存器电路会于管线系统中产生延迟，其累积的结果将导致操作速度明显减缓。更特别的是，在这些延迟中，显著的来源为从数据端对应至输出端的时间的需求，其需满足逻辑运算电路，以确保稳定的暂存输出。因此，本发明的目的在于如何减少这些延迟，以使每一级电路中增加额外的时间，进而提升整个管线系统的速度。
在此会并入作为参考的文件编号为CNTR.2200的称为「非反相多米诺寄存器」的公知及相关揭示可处理上述的问题.在此现有技术中，非反相多米诺寄存器是叙述为会将逻辑运算函数与其对应的缓存器结合，而可达到比不需对输出稳定度妥协下的传统方法的频率-输出时间为快.与传统非反相多米诺寄存器的较慢的转态回应相较，在此所揭示的非反相多米诺寄存器的输出信号的转态会响应于频率讯号的转态，而显示为非常快.然而，公知的非反相多米诺寄存器对于运算逻辑电路不会特别有弹性，其必须为N信道逻辑电路.再者，当在高漏电流或高噪声工艺(例如是90奈米(nm)的绝缘硅(silicon-on-insulator，简称SOI))中具体实施时，公知的非反相多米诺寄存器可能会产生漏电流效应.
想要提出的是一种改善的多米诺寄存器，其能产生公知的非反相多米诺寄存器的所有优点，并且对于多米诺级会更有弹性，并且可最佳地用于高漏电流或高噪声的环境中。

发明内容

根据本发明的一实施例的非反相多米诺寄存器，包括多米诺级电路、写入级电路、反相器、高电平及低电平维持路径、以及输出级电路。该多米诺级电路用以执行一多米诺级，该多米诺级基于至少一个输入数据信号及一频率信号，来运算逻辑函数。当该频率信号为低电平时，该多米诺级会将预充节点预充为高电平，若其进行运算，则会将该预充节点拉到低电平，而若其无法运算，则会使该预充节点保持在高电平。若该预充节点变为低电平，则该写入级电路会将第一初步输出节点拉到高电平，而若该预充节点保持在高电平，则其会将该第一初步输出节点拉到低电平。该反相器会将该第一初步输出节点反相，并且会产生第二初步输出节点。高电平维持路径当致能时，其会使该第一初步输出节点保持在高电平，而该低电平维持路径当致能时，其会使该第一初步输出节点保持在低电平。当该频率信号及该第二初步输出节点均为低电平时，该高电平维持路径会致能，否则其会不致能。当该第二初步输出节点及该预充节点均为高电平时，该低电平维持路径会致能，否则其会不致能。该输出级电路用以执行一输出级，该输出级基于该预充节点及该第二初步输出节点的状态，来产生一输出信号。
在不需对其输出的稳定度妥协之下，该非反相多米诺寄存器的频率至输出时间会比传统方法快速。并且进一步而言，该写入级电路不必克服低电平或高电平维持路径，而将该第一初步输出节点驱动到相反状态。例如，当该频率信号变为高电平时，若该第一初步输出节点为高电平，并且该多米诺级电路无法运算，则该写入级电路会运行，而将该第一初步输出节点拉到低电平。在此情况中，因为该频率信号为高电平，而使该高电平维持路径不致能，所以该写入级电路不必克服该高电平维持路径，而将该第一初步输出节点驱动到低电平。在一特定实施例中，该频率信号会驱动该高电平维持路径中的P信道元件的栅极，其中当该频率信号为高电平时，该P信道元件会关闭。并且进一步而言，此反相器会响应此该第一初步输出节点切换到低电平，而将该第二初步输出节点切换到高电平，而使该低电平维持路径致能，以在其余的周期期间，保持该第一初步输出节点及该第二初步输出节点的状态。
另一方面，当该频率信号变为高电平且该多米诺级电路进行运算时，若该第一初步输出节点为低电平，则该写入级电路会运行，而将该第一初步输出节点拉到高电平.在此情况中，因为该预充节点会变为低电平，而使该低电平维持路径不致能，所以该写入级电路不必克服该低电平维持路径，而将该第一初步输出节点驱动到高电平.在一特定实施例中，该预充节点会驱动该低电平维持路径中的N信道元件的栅极，其中当该预充节点为低电平时，该N信道元件会关闭.并且进一步而言，该反相器会响应该第一初步输出节点切换到高电平，而将该第二初步输出节点切换到低电平.在此情况中，当该频率信号为高电平时，该预充节点为低电平，其会使该第一初步输出节点保持在高电平.当该频率信号接着变为低电平时，低电平维持路径会致能，其在其余的周期期间，会保持该第一初步输出节点及该第二初步输出节点的状态.
与另外需克服强维持元件的元件相较，该非反相多米诺级电路可使用较小且较快的元件，而实施于高漏电流的环境的中。例如，该非反相多米诺级电路可在不需对速度妥协且不需大元件之下，使用会产生高漏电流问题的缩小的90奈米硅绝缘体(silicon-on-insulator)工艺或任何其它缩小化工艺而集成化。
该多米诺级电路可以一P信道元件、一N信道元件及运算逻辑电路来实施。该P信道元件具有用以接收该频率信号的栅极，以及耦接于源极电压与该预充节点之间的漏极与源极。该N信道元件具有用以接收该频率信号的栅极、耦接至该预充节点的漏极、以及源极。该运算逻辑电路耦接于接地点与该N信道元件的源极之间。此配置使该运算逻辑电路能使用互补金氧半导体(CMOS)逻辑电路来实施。
该写入级电路包括一P信道元件，以及第一与第二N信道元件。该P信道元件具有耦接至该预充节点的栅极，以及耦接于源极电压与该第一初步输出节点之间的漏极与源极。第一N信道元件具有用以接收该频率信号的栅极、耦接至该第一初步输出节点的漏极、以及源极。第二N信道元件具有耦接至该预充节点的栅极、耦接至该第一N信道元件的源极的漏极、以及耦接至接地点的源极。在此配置的一实施例中，该高电平维持路径包括二个额外的P信道元件。第二P信道元件具有耦接至该第二初步输出节点的栅极、耦接至源极电压的源极、以及漏极。第三P信道元件具有用以接收该频率信号的栅极，以及耦接于该第二P信道元件的漏极与该第一初步输出节点之间的漏极与源极。在此配置的另一实施例中，该低电平维持路径包括该第二N信道元件，以及该第三N信道元件，其中该第三N信道元件具有耦接至该第二初步输出节点的栅极，以及耦接于该第一初步输出节点与该第二N信道元件的漏极之间的漏极与源极。
根据本发明的一实施例的多米诺寄存器，包括运算电路、写入电路、反相器、维持电路、以及输出电路。当一频率信号为低电平时，该运算电路会预充第一节点，而当该频率信号变为高电平时，其会运算用以控制该第一节点的一状态的一逻辑函数。当该频率信号变为高电平时，若该第一节点为低电平，则该写入电路会将第二节点驱动为高电平，而若该第一节点保持在高电平，则其会将该第二节点驱动为低电平。该反相器具有耦接至该第二节点的输入，以及耦接至第三节点的输出。当该第三节点及该频率信号均为低电平时，维持电路会使该第二节点保持在高电平，而当该第三节点及该第一节点均为高电平时，其会使该第二节点保持在低电平。该输出电路基于该第一节点及该第三节点的状态，来产生一输出信号。
该运算电路包括一P信道元件、一N信道元件及逻辑电路.该运算逻辑电路基于至少一个输入数据信号来运算该逻辑函数.当该频率信号变为高电平时，该N信道元件及该P信道元件均会接收该频率信号，并且会共同地使该逻辑电路致能，以控制该第一节点的此状态.此P信道元件(其耦接至该第一节点)，当该频率信号为低电平时，其会将该第一节点预充为高电平.在一方面，该逻辑电路耦接至该第一节点，而该N信道元件耦接于该逻辑电路与接地点之间.在另一方面，该N信道元件耦接至该第一节点，而该逻辑电路耦接于该N信道元件与接地点之间.在此后面的无底部(footless)方面，该逻辑电路可以CMOS元件(而不是N信道元件)来实施.
该写入电路包括一P信道元件，以及第一与第二N信道元件。该P信道元件耦接至该第一节点及该第二节点，若该第一节点变为低电平时，其会将该第二节点拉到高电平。该第一N信道元件耦接至该第二节点且用以接收该频率信号，而该第二N信道元件耦接至该第一N信道元件及该第一节点。当该频率信号变为高电平时，若该第一节点保持在高电平，则该第一与第二N信道元件，则会共同地将该第二节点拉到低电平。在此情况中，该维持电路可包括第二与第三P信道元件，以及第三N信道元件。该第二与第三P信道元件耦接在一起，并且会耦接至该第二与第三节点，其会共同形成高电平状态维持路径，当该第三节点及该频率信号均为低电平时，其会致能，而会将该第二节点拉到高电平，否则其会不致能。该第三N信道元件耦接至该第二与第三节点，并且会耦接至该第二N信道元件。该第二与第三N信道元件会共同形成低电平状态维持路径，当该第一与第三节点均为高电平时，其会致能，而会将该第二节点拉到低电平，否则其会不致能。
该运算电路、写入电路、反相器、维持电路及输出电路可使用如先前所述的缩小的90奈米硅绝缘体工艺而集成化。
根据本发明的另一观点的非反相多米诺寄存器，包括一P信道元件、一N信道元件、运算逻辑电路、写入级电路、维持电路、以及输出级电路。该P信道元件具有用以接收一频率信号的栅极，以及耦接于源极电压与预充节点之间的一漏极与源极。该N信道元件具有用以接收此频率信号的栅极、耦接至此预充节点的漏极、以及源极。该运算逻辑电路(其基于至少一个输入数据信号来运算一逻辑函数)耦接于该N信道元件的源极与接地点之间，并且以CMOS逻辑电路来实施。该写入级电路用以驱动第一初步输出节点，并且包括均会响应该预充节点的第一上拉元件及第一下拉元件，以及会响应该频率信号的第二下拉元件。此维持电路具有耦接至第一初步输出节点的输入，以及用以驱动第二初步输出节点的输出。该输出级电路用以驱动输出节点，并且包括均会回应该预充节点的第二上拉元件及第三下拉元件，以及均会响应第二初步输出节点的第三上拉元件及第四下拉元件。该运算逻辑电路(其实施于无底部多米诺级电路中)以CMOS逻辑电路来实施，由此会产生比需要N信道逻辑电路的公知配置明显较佳的输入电平噪声边限。
根据本发明的一实施例的暂存逻辑函数及产生非反相输出的方法，包括当一频率信号为低电平时，将第一节点预充为高电平、当该频率信号变为高电平时，运算一逻辑函数，以控制第一节点的状态、当该频率信号变为高电平时，以该第一节点的状态来控制第二节点的状态、将第三节点的状态定义为该第二节点的反相状态、当该第一节点及该第三节点均为高电平时，会使低电平状态维持路径致能，以保持该第二节点的低电平状态，否则会使该低电平状态维持路径不致能、当该频率信号及第三节点均为低电平时，会使高电平状态维持路径致能，以保持该第二节点的高电平状态，否则会使该高电平状态维持路径不致能、以及基于该第一节点及该第三节点的状态，来决定输出节点的状态。
该方法可包括当该逻辑函数进行运算时，会将该第一节点拉到低电平，而当该逻辑函数无法运算时，会使该第一节点保持在高电平.该方法可包括当该频率信号变为高电平时，若第一节点拉到低电平，则会将该第二节点拉到高电平，而若该第一节点保持在高电平，则会将该第二节点拉到低电平.该方法可包括分别以该第一节点及该第三节点，来控制第一串接下拉元件及第二串接下拉元件.该方法可包括分别以该频率信号及该第三节点，来控制该第一串接上拉元件及该第二串接上拉元件.此方法可包括以一与非(NAND)函数，将该第一节点及该第三节点的状态进行逻辑上的组合.

附图说明

本发明的好处、特性、以及优点在参阅以下的说明，以及附图后，将会更加了解，其中：
图1为根据会并入作为参考的现有技术所实施的非反相多米诺寄存器的概图；
图2所示为图1、3、4及5的非反相多米诺寄存器的运行的时序图；
图3为根据本发明的一范例实施例所实施的无底部的非反相多米诺寄存器的概图；
图4为根据使用改善的储存级电路的本发明的一范例实施例所实施的另一非反相多米诺寄存器的概图；以及
图5为使用图4的改善的储存级电路及根据本发明的一范例实施例所实施的无底部的非反相多米诺寄存器的概图。
其中，附图标记说明如下：
100、300、400、500非反相多米诺寄存器
101，105节点
103一组N个节点
104，301运算逻辑电路
107第一中间输出节点
109A、109B、401反相器
111第二中间输出节点
113输出节点
403与非门

具体实施方式

所提出的以下说明使一般熟知此项技术者能达到及使用本发明，如特定实施例及其需求的内容中所提供的。然而，各种对此较佳实施例所做的修改，对熟知此项技术者而言乃显而易见，并且，在此所论的一般原理，也可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所揭示的原理与新颖特征相符的最大范围。
本发明的发明人体会到用于逻辑电路的暂存输出对于速度、大小与稳定度等关键因素的需求，其对于运算逻辑电路为弹性的，并且其可用于高漏电流或高噪声环境中.因此，其遂提出一种反相多米诺寄存器，其在不需对输出稳定度妥协下，可具有较快的数据-输出时间，其对于运算逻辑电路实施装置为弹性的，并且其可用于高漏电流或高噪声环境中，如将于如下配合图1至图5进一步说明.当使用高度依赖缓存器，以于各级电路中传送数据的管线化结构时，根据本发明的一具体实施例的非反相多米诺寄存器可使所有元件的操作速度有明显的提升.所有元件可在不需对速度妥协，并且不需大元件来克服维持元件之下，使用高漏电流或高噪声工艺中的较快或较小元件来实施.
图1为根据现有技术CNTR.2200所实施的非反相多米诺寄存器100的概图。非反相多米诺寄存器100包括逻辑运算输入级电路(或称多米诺级电路)，其包含堆栈的P信道元件P1与N信道元件N2，以及运算逻辑电路104。P1元件与N2元件为互补成对的操作数件，其耦接于堆栈中的运算逻辑电路104的任一侧。运算逻辑电路104可与单一N信道元件一样简单，或可因为运算任何想要的逻辑函数而明显地较为复杂。P1的源极耦接至一电压源VDD，并且其漏极耦接至会产生信号TOP的节点105。运算逻辑电路104耦接于节点105与N2(其具有耦接至接地点的源极)的漏极之间。输入频率信号CLK会经由节点101，而传送到P1及N2的栅极。一组N个节点103会将N个输入的数据信号DATA传送到运算逻辑电路104，其中N为任意正整数。
非反相多米诺寄存器100的多米诺级电路紧接着储存级电路，其包括元件P2、N3与N4，以及弱维持电路109。元件P2、N3与N4可视为「写入级电路」，而维持电路109为储存级电路中的维持级电路。节点101耦接至N3的栅极，而节点105耦接至P2及N4的栅极。P2的源极耦接至VDD，并且其漏极耦接至会产生第一中间输出信号QII的第一中间输出节点107。节点107耦接至N3的漏极、反相器109A的输入、以及另一反相器109B的输出。反相器109A的输出耦接至会产生第二中间输出信号QI的第二中间输出节点111，其为耦接至反相器109B的输入。反相器109A及109B相互耦接于节点107与111之间，并且会共同形成弱维持电路109。N3的源极耦接至N4(其具有耦接至接地点的源极)的漏极。
非反相多米诺寄存器100的储存级电路为紧接着额外输出级电路，其包括P信道元件P3及P4，以及N信道元件N5及N6。节点105耦接至P4及N6的栅极，而节点111耦接至P3及N5的栅极。P3及P4的源极耦接至VDD，而其漏极在会产生输出信号Q的输出节点113处会耦接在一起。输出节点113耦接至N5(其具有耦接至N6(其具有耦接至接地点的源极)的源极)的漏极。P信道元件一般会用来当作上拉元件，而N信道元件一般会用来当作下拉元件。
图2所示为非反相多米诺寄存器100的运行的时序图，其中CLK、DATAN、TOP、QII、QI及Q信号是相对于时间而绘示出来。相对的转态时间会进行估测，并且会将延迟忽略。DATAN信号显示为代表N个DATA信号的群体组合的单独信号。当数据信号的群体状态能使运算逻辑电路104运算出来，由此将TOP拉到低电平时，DATAN信号显示为高电平，而当运算逻辑电路104不能进行运算(其会使TOP信号保持在高电平)时，DATAN信号显示为低电平。在时间T0，当CLK信号最初为低电平时，N2会关闭，而P1会导通，以至于多米诺级电路会将TOP信号预充为高电平。TOP信号会预充为高电平，在CLK的上升缘的后，会准备通过运算逻辑电路104，来运算DATAN信号，其中DATAN信号最初为高电平。预充的TOP信号会使N4及N6导通。QII信号会保持在先前状态(最初显示为低逻辑状态)，并且会通过维持电路109而保持于此。QI信号最初为高电平而使N5导通，以至于Q输出信号最初会经由N5及N6元件而拉到低电平。
在时间T1，CLK信号会变成高电平，因为DATAN信号为高电平，所以其能使TOP信号放电而变为低电平.特别而言，N2会导通，而运算逻辑电路104会经由N2来运算，而将TOP拉到低电平而接地点.QII信号会经由P2而拉到高电平，而Q信号会经由P4而拉到高电平.QII及Q信号约在时间T1同时会拉到高电平，而QI会通过反相器109A而拉到低电平.维持电路109的输出处的QI信号的反相状态会驱动元件P3及N5.当QI为高电平时，P3会关闭，而N5会导通；而当QI为低电平时，P3会导通，而N5会关闭.在接下来的时间T2，当CLK信号接着变为低电平时，TOP信号会再次地预充为高电平.P2及N3会关闭，以至于不会将节点107驱动成任一状态.然而，QII及QI信号的各自状态会经由维持电路109的运行而保持不变，以至于在CLK的所有其余的半周期，Q及QII信号会保持高电平，而QI信号会保持低电平.
当CLK信号仍为低电平时，DATAN显示为在时间T3转变成低电平，而当DATAN信号为低电平时，CLK信号接着在时间T4会变为高电平。由于运算逻辑电路104无法进行运算，以至于当CLK为高电平时，TOP仍为高电平。CLK及TOP信号会分别使元件N3及N4导通，以至于在约时间T4时，QII信号会转为低电平，因此QI信号会通过反相器109A而拉到高电平。TOP信号为高电平，而使N6维持导通。QI信号会使N5导通且会使P3关闭，以至于Q信号会经由N5及N6而拉到低电平。在时间T5，CLK信号接着会变为低电平，而使TOP再次拉到高电平。QII及QI信号的各自状态会经由维持电路109的运行而保持不变。因为QI会使N5维持导通，以及TOP会使N6维持导通，所以在CLK的所有其余的周期，Q信号会保持低电平。
当运算逻辑电路104进行估算，而使TOP信号放电成低电平时，Q信号会响应CLK信号的上升缘，而相当快速地从低电平转态到高电平。经由元件N2及P4的可忽略延迟会造成输出转态。当运算逻辑电路104无法进行运算，而使TOP信号离开高电平时，Q信号会响应CLK信号的上升缘，而在经由元件N3、N5及反相器109A的可忽略延迟之后，会从高电平转态到低电平。经由反相器109A的延迟可通过实施为相当小的元件(具有最小电容)而最小化，这是因为其不需具有大小，也不需执行缓冲器的功能。普通的熟知此项技术者要了解到的是，非反相多米诺寄存器100的输出Q信号的转态会非常快速地响应CLK信号的转态。若需要或想要非反相输出，则与其它好处及优点的中的传统设计相较，非反相多米诺寄存器100会产生优越的数据至输出速度。非反相多米诺寄存器100只需通过增加输出反相器/缓冲器(未显示)，即可转换成反相多米诺寄存器。
现有技术CNTR.2200所示范例的及(AND)逻辑与或(OR)逻辑(在此未显示)，其可用来当作运算逻辑电路104。其中所述的是，会考虑任何合适之及与或门逻辑电路的组合，并且会考虑任何其它复杂的逻辑运算电路，包括例如是多个输入多任务器，多位编码器等等。任何想要的简单至复杂的运算逻辑电路可在不会不利地影响非反相多米诺寄存器100的速度或相关的功率限制之下，用来取代运算逻辑电路104。及与或逻辑电路只是范例，并且用以显示运算逻辑电路104可以是如普通的熟知此项技术者所了解的任何复杂的逻辑运算电路。然而，非反相多米诺寄存器100的可能限制是相对于运算逻辑电路104不会特别有弹性，其通常必须实施为N信道逻辑电路。N信道逻辑电路不会使输入噪声边限产生最佳电平。
图3为根据本发明的一范例实施例所实施的另一种非反相多米诺寄存器300的概图.除了包含堆栈的P信道元件P1及N信道元件N2，以及运算逻辑电路104的逻辑运算输入级电路，或多米诺级电路之外，非反相多米诺寄存器300实质上与非反相多米诺寄存器100类似，其会记录成「无底部(footless)」配置，并且运算逻辑电路104是以运算逻辑电路301来取代.P1及N2元件为互补成对的操作数件，其在会产生TOP信号的节点105处会耦接在一起.在此情况中，N2的漏极耦接至节点105，而其源极耦接至运算逻辑电路301的顶端或上方端.运算逻辑电路301的下方或底部端耦接至接地点.以此方式，运算逻辑电路301若耦接于P1与N2之间，则其会位于P1/N2堆栈的底部(foot).对于非反相多米诺寄存器300而言，运行实质上很类似，并且图2的时序图仍同样有效.
运算逻辑电路301能以实质上与运算逻辑电路104相同的方式来进行配置。然而，如熟知此项技术者所了解的，运算逻辑电路301可替代地使用互补式金氧半导体(CMOS)逻辑电路(而不是N信道逻辑电路)来实施，再者，图2的时序图仍有效。当将CMOS逻辑电路用于多米诺级电路时，CMOS逻辑电路会比N信道逻辑电路产生明显较佳的输入电平噪声边限，以至于非反相多米诺寄存器300会比非反相多米诺寄存器100产生明显较佳的输入电平噪声边限。
当实施于高漏电流或高噪声工艺(如90nm SOI及类似工艺)中时，非反相多米诺寄存器100及300均会经历漏电流效应。将电路缩小到90nm会产生有关漏电流的问题。因为通道长度缩短，所以缩小的工艺会出现较高的漏电流。因此，为了将新状态写入有关缓存器100及300中的任一个的储存级电路的节点107，在回授反相器内，必须克服弱元件(例如，在反相器109B内，弱的P信道元件会改变成低电平状态，而弱的N信道元件会改变成高电平状态)。克服元件的成本是速度及电流。此外，在有高漏电流或高噪声的工艺中，在回授反相器109B内的弱的N及P元件必须变大，以在出现漏电流或噪声时，可保持输出节点的状态。
要注意的是，例如，当CLK为低电平时，储存节点107(信号QII)会与输入级电路隔离。除了维持回授反相器109B(其包括内部弱的N及P元件(未显示))的外，并不会驱动QII信号。然而，由于对应于缩小工艺而增加的漏电流，较大量的漏电流会流经P2及N3元件。所以，反相器109B中的N及P元件必须够大，以克服漏电流。例如，若QII信号为高电平，则漏电流会经由N3及N4元件而流到地，以至于反相器109B内的P元件必须够大，以供应足够电流，来克服此漏电流，而使QII信号保持在高电平。在有高漏电流或高电流，且元件为关闭的工艺中，需要愈来愈宽的元件来保持状态。而且，因为当写入新状态时，必须克服正保持此状态的较宽元件，所以使用较宽的元件实质上会降低效能。为了补偿速度的降低，储存级电路元件P2、N3、以及N4会做的较大，以驱动新状态，来克服由维持回授反相器109B中的大元件所保持的状态。较大元件会耗费集成电路(IC)上的有用空间。
图4为根据使用改善的维持电路的本发明的一范例实施例所实施的另一种非反相多米诺寄存器400的概图.非反相多米诺寄存器400包括输入多米诺级电路，紧接着是储存级电路及输出级电路.缓存器400中的多米诺级电路，以及储存级电路的初始部分与缓存器100中的那些类似.然而，缓存器400的维持电路通过去除克服元件的需求，以及就速度及电流的观点，来降低成本，而修改成能改善效能.多米诺级电路包括堆栈的P信道元件P1及N信道元件N2，以及运算逻辑电路104.与之前一样，P1与N2元件为互补成对的操作数件，其耦接于电压源VDD与接地点之间的运算逻辑电路104的任一侧.P1的源极耦接至VDD，而其漏极耦接至会产生TOP信号的节点105.运算逻辑电路104耦接于节点105与N2的漏极之间，而N2的源极耦接至接地点.输入频率信号CLK经由节点101而传送到P1、N2及N3的栅极.一组N个节点103会将N个输入数据信号DATA传送到运算逻辑电路104.与之前一样，会产生TOP信号的节点105耦接至元件P2及N4的栅极.储存级电路的初始部分实质上为相同的写入级电路，其包括堆栈的元件P2、N3及N4.P2的源极耦接至VDD，而其源极耦接至会产生第一中间输出信号QII的节点107.N3的漏极耦接至节点107，而其源极耦接至N4(具有耦接至接地点的源极)的漏极.
非反相多米诺寄存器400的储存级电路包括写入级电路(包含元件P3、P4、以及P5)及维持级电路(包含元件P3、P4、以及N3)，以及反相器401。在例示的实施例中，储存级电路是紧接着输出级电路，其包括二个输入的与非(NAND)门403。在此情况中，P3的源极耦接至VDD，而其漏极耦接至P4(其漏极耦接至节点107处的N5的漏极)的源极。N5的源极耦接至N4的漏极，进一步会耦接至N3的源极。会产生CLK信号的节点101耦接至P4的栅极。会产生QII信号的节点107耦接至反相器401(其输出耦接至会产生第二中间输出信号QI的节点111)的输入。节点111耦接至P3及N5的栅极，并且耦接至与非门403的一输入。会产生TOP信号的节点105耦接至与非门403的另一个输入，并且与非门403的输出会产生输出Q信号。
对于时序只有微小差异的此情况中，图2的时序图可应用于非反相多米诺寄存器400，其中会忽略这样的时序差异及微小的延迟(例如，会忽略经过反相器401及与非门403的延迟)。再者，会假设QII信号最初为低电平，并且会致能为高电平。参考图2，在时间T0，CLK、Q及QII信号最初为低电平，而QI信号为高电平。因为CLK为低电平，所以P1会导通，而TOP会预充为高电平，而使N4导通。因为QI及TOP均为高电平，所以与非门403的输出处的Q信号最初为低电平。当CLK为低电平且QI为高电平时，N5会导通，P3会关闭，而P4会导通。因此，在此情况中，N5及N4均位于提供节点107至接地点的「低电平」状态维持路径的上，其会使QII信号保持在低电平。每当第二初步输出节点111及预充节点105均为高电平时，低维持路径会致能，否则会不致能。
当在时间T1，CLK信号变为高电平时，N2会导通，而会通过运算逻辑电路104来启动DATA操作数的运算。与的前一样，代表输入DATA操作数的DADAN信号最初会显示为高电平，而使运算逻辑电路104耦接到节点105，而耦接至N2的漏极。这会经由N2而使TOP信号拉到低电平。在约时间T1时(在经过与非门403的短延迟的后)，变为低电平的TOP会使与非门403导通，而使Q致能为高电平。再者，变为低电平的TOP会使N4关闭，由此会使从N5，经过N4，而往下到接地点的低电平维持路径不致能。并且，变为低电平的TOP会使P2导通，以至于在约时间T1时，QII信号会拉到高电平。当在时间T1，QII信号变为高电平时，反相器301会将QI信号拉到低电平，其会使P3导通，并且会使N5关闭。当QI信号为低电平时，Q输出信号会保持在低电平。
在此例中，当TOP信号变为低电平时，因为N4会关闭，所以经过N5的低电平维持路径会不致能。并且，因为N4会关闭，所以P2不必克服N5，而使QII信号拉到高电平。每当QII信号为低电平，且会响应运算(使TOP拉到低电平)而拉到高电平时，低电平维持路径总是会不致能(因为N4会关闭)，以至于储存级电路中的写入级电路不必克服维持元件。
在时间T2，当CLK接着变为低电平时，TOP会再次地预充为高电平.再者，在时间T2，P4会导通，而产生从节点107，经由P4及P3而到VDD的「高电平」状态维持路径，由此会使QII信号保持在高电平.每当预充节点105及第二初步输出节点111均为低电平时，高电平维持路径会致能，否则会不致能.因此，当在时间T2，TOP变为高电平时，QII信号会保持在高电平，其依次会使QI保持在低电平，以保持Q输出信号的状态.在约时间T2，变为高电平的TOP信号会使N4导通，但因为QI信号为低电平，所以N5会关闭，由此在其余的周期期间，可使低电平维持路径保持关闭或不致能.
在时间T3，DATAN信号会变为低电平，而在时间T4，CLK信号接着会变为高电平，而DATAN信号仍为低电平，以至于运算逻辑电路104不能进行运算。因此，在时间T4，TOP会保持在高电平，以至于N4会保持导通。变为高电平的CLK信号会使P4关闭，并且会使N3导通。因为P4会关闭，以及N3与N4均会将QII信号拉到低电平，所以从节点107到VDD的高维持路径会不致能。因为P4会关闭，所以N3及N4不必克服任何元件(包括弱维持元件)，而会使QII拉到低电平。每当QII信号为高电平，并且会响应无法运算(其中TOP会保持在高电平)而拉到低电平时，高电平维持路径总是会不致能(因为P4会关闭)，以至于储存级电路中的写入级电路不必克服维持元件。在约时间T4，反相器401会响应QII变为低电平，而会将QI拉到高电平。因为QI及TOP均为高电平，所以在约时间T4，与非门403会将Q拉到低电平。再者，变为高电平的QI会使N5导通，并且会使P3关闭，以至于高电平维持路径会不致能，而经过N5及N4的低电平维持路径会重新致能。当CLK在时间T5，接着变为低电平时，N3会关闭，而因为N5及N4会保持导通，所以QII会经过低电平维持路径而保持在低电平。TOP及QI均为保持在高电平，以至于在CLK的其余频率周期，Q会保持在低电平。
非反相多米诺寄存器400是使用改善的技术，来使弱维持回授元件不致能，以至于当正写入新状态时，不必克服维持元件内部的强元件。因此，P3及N5元件会做的较宽，来克服漏电流，以保持状态，但是因为当将新状态写入储存节点107(QII信号)时，那些相同元件P3及N5会不致能，所以不会影响速度。当写入QII信号的新状态时，不必克服回授维持电路，以至于元件P2及N3可为正常大小的元件。非反相多米诺寄存器400的「维持器」只会致能用来储存此状态。特别而言，回授元件会致能，以保持此状态，而当写入新状态时，其会不致能。
图5使用缓存器400的改善维持级电路，以及根据本发明的另一范例实施例所实施的另一种无底部非反相多米诺寄存器500的概图。除了包含堆栈的P信道元件P1及N信道元件N2，以及运算逻辑电路104的逻辑运算输入级电路，或多米诺级电路之外，非反相多米诺寄存器500实质上与非反相多米诺寄存器400类似，其会记录成「无底部」配置，并且运算逻辑电路104以运算逻辑电路301来取代。从缓存器500到400的改变是类似于从缓存器300到100的改变。以此方式，非反相多米诺寄存器500的运算逻辑电路301可以CMOS逻辑电路而不是N信道逻辑电路来实施，再者，图2的时序图仍然可用。如之前所述，当CMOS逻辑电路用于多米诺级电路时，CMOS逻辑电路会比N信道逻辑电路产生明显较佳的输入电平噪声边限，以至于非反相多米诺寄存器500会比非反相多米诺寄存器400产生稍微较佳的输入电平噪声边限。
在不需对其输出Q的稳定度妥协之下，根据本发明的一实施例所实施的非反相多米诺寄存器的频率至输出时间会比传统方法快速。此外，与另外需克服强维持元件的元件相较，储存级电路可进一步地进行改善，而使较小，较快元件能用于高漏电流环境之中。这样可使非反相多米诺寄存器实施于高漏电流或高噪声工艺(如90nm SOI及类似工艺)中，而不会因为漏电流因素而造成效能降低。因此，缩小工艺(包含降低尺寸、电压、功率消耗等)的优点可在对应于这样的缩小工艺而不会造成效能降低之下来达到。
虽然本发明及其目的、特性与优点已详细描述，然而本发明也可能还包括其它实施方式与变化。此外，虽然本发明所揭示的实施方式是利用金氧半导体(MOS)型态的元件(其包括互补式金氧半导体(CMOS)及类似的元件，如NMOS与PMOS晶体管等)，然而其依然可以利用类似态样或模拟的技术型态与结构来实施，例如双极性元件等等。最后，虽然本发明为实现本发明的目的的最佳模式，然而熟知此项技术者应该了解到的是，其在不脱离所附的权利要求所定义的本发明的精神及范围之下，其可立即使用所揭示的概念及特定的具体实施例当作基础，来进行与本发明的目的相同的设计或修改成其它结构。