高性能低时钟信号摆幅主从型D触发器转让专利
申请号 : CN200510086436.8
文献号 : CN1741381B
文献日 : 2010-04-07
发明人 : 杨华中 , 高红莉 , 乔飞 , 汪蕙
申请人 : 清华大学
摘要 :
本发明属于D触发器设计技术领域，其特征在于，该触发器包括：用于对低摆幅时钟信号进行反相的反相器，使用PMOS管栅极与漏极接在一起构成有源负载以降低反相器的供电电压，也可用NMOS管上拉，或者PN结方式；触发驱动电路，它设有一个与该反相器输出端相连的时钟信号输入端以及触发信号输入端；从动型触发电路，它的触发驱动信号输入端与该触发驱动电路的输出端相连，它的时钟信号输入端与该反相器的输入端相连；在时钟信号上升沿到来时，从动型触发电路就翻转，使正确的信号输出。
权利要求 :
1.功耗低、延时小的低时钟信号摆幅主从型D触发器，其特征在于，该D触发器含有：低摆幅反相器，用于对低摆幅时钟信号(CLK)进行反相，该低摆幅反相器包括：
第2PMOS管(MP2)，该管的源极和衬底接电源电压(Vdd)，而其栅极和漏极接在一起；
第1PMOS管(MP1)，该管的源极和所述第2PMOS管(MP2)的栅极、漏极接在一起，而该管的衬底接电源电压(Vdd)，该管的栅极接时钟信号(CLK)；
第3NMOS管(MN3)，该管的源极和所述第1PMOS管(MP1)的漏极相连，该管的栅极、衬底都接地，而栅极接所述时钟信号(CLK)；
触发驱动电路，包括：
第5NMOS管(MN5)衬底接地；
第6NMOS管(MN6)衬底接地，而漏极和所述第5NMOS管(MN5)的漏极相连；
第1反相器(X1)，输入端接所述第5NMOS管(MN5)的栅极后构成该D触发器的输入端(D)，而该第1反相器(X1)的输出端接所述第6NMOS管(MN6)的栅极；
第1NMOS管(MN1)，该管的衬底、漏极都接地，而源极接所述第6NMOS管(MN6)的漏极，该第1NMOS管(MN1)的栅极和所述第1PMOS管(MP1)的漏极相连；
反向并联的两个反相器：第2反相器(X2)和第3反相器(X3)，该第2反相器(X2)的输出端接所述第6NMOS管(MN6)的源极，而该第2反相器(X2)的输入端接所述第5NMOS管(MN5)的源极；
从动式触发电路，包括：
第7NMOS管(MN7)，该管的衬底接地，而栅极接所述第2反相器(X2)的输出端，标记为第1中间节点(SALATCH_P)；
第8NMOS管(MN8)，该管的衬底接地，而栅极接所述第2反相器(X2)的输入端，标记为第2中间节点(SALATCH_N)；
第2NMOS管(MN2)，该管的衬底、漏极都接地，栅极接所述时钟信号(CLK)，而源极同时接所述第7NMOS管(MN7)、第8NMOS管(MN8)的漏极；
反向并联的两个反相器：第4反相器(X4)和第5反相器(X5)，该第5反相器(X5)的输出端和所述第8NMOS管(MN8)的源极相连，标记为第4中间节点(QNI)，该第5反相器(X5)的输入端和所述第7NMOS管(MN7)的源极相连，标记为第3中间节点(QI)；
第1输出反相器(X6)，该第1输出反相器(X6)的输入端接所述第3中间节点(QI)，而输出端输出该D触发器的第1输出信号(Q)；
第2输出反相器(X7)，该第2输出反相器(X7)的输入端接所述第4中间节点(QNI)，而输出端输出该D触发器的第2输出信号(QN)。
2.根据权利要求1所述的功耗低、延时小的低时钟信号摆幅主从型D触发器，其特征在于：两组交叉连接的PMOS管第3PMOS管(MP3)和第4PMOS管(MP4)，以及第5PMOS管(MP5)和第6PMOS管(MP6)代替了原来所述两组反向并联反相器，第2反相器(X2)和第3反相器(X3)，以及第4反相器(X4)和第5反相器(X5)；
所述第3PMOS管(MP3)的栅极接所述第1中间节点(SALATCH_P)，漏极接第2中间节点(SALATCH_N)，而该管的源极和衬底相连后接电源电压(Vdd)；
所述第4PMOS管(MP4)的栅极接所述第2中间节点(SALATCH_N)，漏极接第1中间节点(SALATCH_P)，而该管的源极和衬底相连后接电源电压(Vdd)；
所述第5PMOS管(MP5)的栅极接所述第4中间节点(QNI)，漏极接第3中间节点(QI)，而该管的源极和衬底相连后接电源电压(Vdd)；
所述第6PMOS管(MP6)的栅极接所述第3中间节点(QI)，漏极接第4中间节点(QNI)，而该管的源极和衬底相连后接电源电压(Vdd)。
3.根据权利要求1所述的功耗低、延时小的低时钟信号摆幅主从型D触发器，其特征在于：第4NMOS管(MN4)代替了原来所述的第2PMOS管(MP2)，该管的栅极和源极都接电源，衬底接地，而该管的漏极和所述第1PMOS管(MP1)的源极接在一起，作为上拉管通过其阈值损失降低所述由第4NMOS管(MN4)、第1PMOS管(MP1)，第3NMOS管(MN3)构成的低摆幅反相器的供电电压。
4.根据权利要求1所述的功耗低、延时小的低时钟信号摆幅主从型D触发器，其特征在于：第4NMOS管(MN4)代替了原来所述的第2PMOS管(MP2)，该管的栅极、源极、衬底都接电源，而该管的漏极和所述第1PMOS管(MP1)的源极接在一起，形成PN结，以降低所述由第4NMOS管(MN4)、第1PMOS管(MP1)、第3NMOS管(MN3)构成的低摆幅反相器的供电电压。
说明书 :
技术领域
“高性能低时钟信号摆幅主从型D触发器”直接应用的技术领域是采用低时钟信号摆幅驱动的低功耗低延时触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的低功耗D触发器电路单元。
背景技术
随着集成电路规模和复杂性的日益增大，集成电路的功耗和散热问题越来越得到工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，时钟网络的功耗主要消耗在时钟互连线和时序电路单元(触发器：Flip-Flop)上，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。时钟信号线网具有大互连线寄生电容和高信号活性，因此通过降低时钟互连线网的电压信号摆幅VSwing可以减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic (1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％ Power Reduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，在采用低摆幅时钟信号驱动时，在CK高电平期间不能使MP1和MP2完全关断而造成泄漏电流的存在，而且在深亚微米技术下，提高衬底偏置(Vwell)以提高晶体管的阈值电压减小泄漏的方式不再适用。同时，低摆幅的时钟信号使得MN1的延时成倍增加，引起电路的延时增大，使得此电路电源不适合应用于生产。
CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。时钟信号线网具有大互连线寄生电容和高信号活性，因此通过降低时钟互连线网的电压信号摆幅VSwing可以减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic (1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％ Power Reduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，在采用低摆幅时钟信号驱动时，在CK高电平期间不能使MP1和MP2完全关断而造成泄漏电流的存在，而且在深亚微米技术下，提高衬底偏置(Vwell)以提高晶体管的阈值电压减小泄漏的方式不再适用。同时，低摆幅的时钟信号使得MN1的延时成倍增加，引起电路的延时增大，使得此电路电源不适合应用于生产。
发明内容
本发明的目的是提出一种采用单一电源供电，能够适用于低摆幅时钟信号驱动的主从型D触发器，能够达到较好的延时和较低的功耗，如图4所示。
本发明的特征之一在于：该D触发器含有：
低摆幅反相器，用于对低摆幅时钟信号CLK进行反相，该低摆幅反相器包括：
第2PMOS管MP2，该管的源极和衬底接电源电压Vdd，而其栅极和漏极接在一起；
第1PMOS管MP1，该管的源极和所述第2PMOS管MP2的栅极、漏极接在一起，而该管的衬底接电源电压Vdd，该管的栅极接时钟信号CLK；
第3NMOS管MN3，该管的源极和所述第1PMOS管MP1的漏极相连，该管的栅极、衬底都接地，而栅极接所述时钟信号CLK；
触发驱动电路，包括：
第5NMOS管MN5衬底接地；
第6NMOS管MN6衬底接地，而漏极和所述第5NMOS管MN5的漏极相连；
第1反相器X1，输入端接所述第5NMOS管MN5的栅极后构成该D触发器的输入端D，而该第1反相器X1的输出端接所述第6NMOS管MN6的栅极；
第1NMOS管MN1，该管的衬底、漏极都接地，而源极接所述第6NMOS管MN6的漏极，该第1NMOS管MN1的栅极和所述第1PMOS管MP1的漏极相连；
反向并联的两个反相器：第2反相器X2和第3反相器X3，该第2反相器X2的输出端接所述第6NMOS管MN6的源极，而该第2反相器X2的输入端接所述第5NMOS管MN5的源极；
从动式触发电路，包括：
第7NMOS管MN7，该管的衬底接地，而栅极接所述第2反相器X2的输出端，标记为第1中间节点SALATCH_P；
第8NMOS管MN8，该管的衬底接地，而栅极接所述第2反相器X2的输入端，标记为第2中间节点SALATCH_N；
第2NMOS管MN2，该管的衬底、漏极都接地，栅极接所述时钟信号CLK，而源极同时接所述第7NMOS管MN7、第8NMOS管MN8的漏极；
反向并联的两个反相器：第4反相器X4和第5反相器X5，该第5反相器X5的输出端和所述第8NMOS管MN8的源极相连，标记为第4中间节点QNI，该第5反相器X5的输入端和所述第7NMOS管MN7的源极相连，标记为第3中间节点QI；
第1输出反相器X6，该第1输出反相器X6的输入端接所述第3中间节点QI，而输出端输出该D触发器的第1输出信号Q；
第2输出反相器X7，该第2输出反相器X7的输入端接所述第4中间节点QNI，而输出端输出该D触发器的第2输出信号QN。
本发明的特征之二在于：两组交叉连接的PMOS管第3PMOS管MP3和第4PMOS管MP4，以及第5PMOS管MP5和第6PMOS管MP6代替了原来所述两组反向并联反相器，第2反相器X2和第3反相器X3，以及第4反相器X4和第5反相器X5；
所述第3PMOS管MP3的栅极接所述第1中间节点SALATCH_P，漏极接第2中间节点SALATCH_N，而该管的源极和衬底相连后接电源电压Vdd；
所述第4PMOS管MP4的栅极接所述第2中间节点SALATCH_N，漏极接第1中间节点SALATCH_P，而该管的源极和衬底相连后接电源电压Vdd；
所述第5PMOS管MP5的栅极接所述第4中间节点QNI，漏极接第3中间节点QI，而该管的源极和衬底相连后接电源电压Vdd；
所述第6PMOS管MP6的栅极接所述第3中间节点QI，漏极接第4中间节点QNI，而该管的源极和衬底相连后接电源电压Vdd。
本发明的特征之三在于：第4NMOS管MN4代替了原来所述的第2PMOS管MP2，该管的栅极和源极都接电源，衬底接地，而该管的漏极和所述第1PMOS管MP1的源极接在一起，作为上拉管通过其阈值损失降低所述由第4NMOS管MN4、第1PMOS管MP1，第3NMOS管MN3构成的低摆幅反相器的供电电压。
本发明的特征之四在于：第4NMOS管MN4代替了原来所述的第2PMOS管MP2，该管的栅极、源极、衬底都接电源，而该管的漏极和所述第1PMOS管MP1的源极接在一起，形成PN结，以降低所述由第4NMOS管MN4、第1PMOS管MP1、第3NMOS管MN3构成的低摆幅反相器的供电电压。
本发明的有益效果是：与传统的数字标准单元触发器电路FFDHD1X，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明专利提出的LCSFF_MS触发器同时具有如下性能优势：在单一电源供电的情况下，可以采用低摆幅时钟信号驱动减小时钟网络的功耗，并且触发器单元本身的功耗较小，在相同的测试条件下，可以节省高于20％的功耗。并且电路采用主从型结构，管子的数目较少，而且建立时间可以为负，延时较小，可以达到传统触发器全摆幅时钟信号驱动的延时性能。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
本发明的特征之一在于：该D触发器含有：
低摆幅反相器，用于对低摆幅时钟信号CLK进行反相，该低摆幅反相器包括：
第2PMOS管MP2，该管的源极和衬底接电源电压Vdd，而其栅极和漏极接在一起；
第1PMOS管MP1，该管的源极和所述第2PMOS管MP2的栅极、漏极接在一起，而该管的衬底接电源电压Vdd，该管的栅极接时钟信号CLK；
第3NMOS管MN3，该管的源极和所述第1PMOS管MP1的漏极相连，该管的栅极、衬底都接地，而栅极接所述时钟信号CLK；
触发驱动电路，包括：
第5NMOS管MN5衬底接地；
第6NMOS管MN6衬底接地，而漏极和所述第5NMOS管MN5的漏极相连；
第1反相器X1，输入端接所述第5NMOS管MN5的栅极后构成该D触发器的输入端D，而该第1反相器X1的输出端接所述第6NMOS管MN6的栅极；
第1NMOS管MN1，该管的衬底、漏极都接地，而源极接所述第6NMOS管MN6的漏极，该第1NMOS管MN1的栅极和所述第1PMOS管MP1的漏极相连；
反向并联的两个反相器：第2反相器X2和第3反相器X3，该第2反相器X2的输出端接所述第6NMOS管MN6的源极，而该第2反相器X2的输入端接所述第5NMOS管MN5的源极；
从动式触发电路，包括：
第7NMOS管MN7，该管的衬底接地，而栅极接所述第2反相器X2的输出端，标记为第1中间节点SALATCH_P；
第8NMOS管MN8，该管的衬底接地，而栅极接所述第2反相器X2的输入端，标记为第2中间节点SALATCH_N；
第2NMOS管MN2，该管的衬底、漏极都接地，栅极接所述时钟信号CLK，而源极同时接所述第7NMOS管MN7、第8NMOS管MN8的漏极；
反向并联的两个反相器：第4反相器X4和第5反相器X5，该第5反相器X5的输出端和所述第8NMOS管MN8的源极相连，标记为第4中间节点QNI，该第5反相器X5的输入端和所述第7NMOS管MN7的源极相连，标记为第3中间节点QI；
第1输出反相器X6，该第1输出反相器X6的输入端接所述第3中间节点QI，而输出端输出该D触发器的第1输出信号Q；
第2输出反相器X7，该第2输出反相器X7的输入端接所述第4中间节点QNI，而输出端输出该D触发器的第2输出信号QN。
本发明的特征之二在于：两组交叉连接的PMOS管第3PMOS管MP3和第4PMOS管MP4，以及第5PMOS管MP5和第6PMOS管MP6代替了原来所述两组反向并联反相器，第2反相器X2和第3反相器X3，以及第4反相器X4和第5反相器X5；
所述第3PMOS管MP3的栅极接所述第1中间节点SALATCH_P，漏极接第2中间节点SALATCH_N，而该管的源极和衬底相连后接电源电压Vdd；
所述第4PMOS管MP4的栅极接所述第2中间节点SALATCH_N，漏极接第1中间节点SALATCH_P，而该管的源极和衬底相连后接电源电压Vdd；
所述第5PMOS管MP5的栅极接所述第4中间节点QNI，漏极接第3中间节点QI，而该管的源极和衬底相连后接电源电压Vdd；
所述第6PMOS管MP6的栅极接所述第3中间节点QI，漏极接第4中间节点QNI，而该管的源极和衬底相连后接电源电压Vdd。
本发明的特征之三在于：第4NMOS管MN4代替了原来所述的第2PMOS管MP2，该管的栅极和源极都接电源，衬底接地，而该管的漏极和所述第1PMOS管MP1的源极接在一起，作为上拉管通过其阈值损失降低所述由第4NMOS管MN4、第1PMOS管MP1，第3NMOS管MN3构成的低摆幅反相器的供电电压。
本发明的特征之四在于：第4NMOS管MN4代替了原来所述的第2PMOS管MP2，该管的栅极、源极、衬底都接电源，而该管的漏极和所述第1PMOS管MP1的源极接在一起，形成PN结，以降低所述由第4NMOS管MN4、第1PMOS管MP1、第3NMOS管MN3构成的低摆幅反相器的供电电压。
本发明的有益效果是：与传统的数字标准单元触发器电路FFDHD1X，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明专利提出的LCSFF_MS触发器同时具有如下性能优势：在单一电源供电的情况下，可以采用低摆幅时钟信号驱动减小时钟网络的功耗，并且触发器单元本身的功耗较小，在相同的测试条件下，可以节省高于20％的功耗。并且电路采用主从型结构，管子的数目较少，而且建立时间可以为负，延时较小，可以达到传统触发器全摆幅时钟信号驱动的延时性能。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.本发明所述的LCSFF_MS触发器电路结构图；
图5.本发明所述的LCSFF_MS_LT触发器电路结构；
图6.本发明所述的LCSFF_MS_NMOS触发器电路结构；
图7.本发明所述的LCSFF_MS_PN触发器电路结构。
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.本发明所述的LCSFF_MS触发器电路结构图；
图5.本发明所述的LCSFF_MS_LT触发器电路结构；
图6.本发明所述的LCSFF_MS_NMOS触发器电路结构；
图7.本发明所述的LCSFF_MS_PN触发器电路结构。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的高性能低时钟信号摆幅主从型D触发器LCSFF_MS，如图4所示。LCSFF_MS触发器同时具有可以采用低摆幅时钟信号驱动和采用主从型结构减小触发器电路本身延时和功耗的特点。相对于SAFF_CP触发器电路，此结构可以具有负的建立时间和较小的延时，更适合应用于低功耗集成电路的设计。
LCSFF_MS触发器采用低摆幅时钟信号驱动，可以有效的减小互连时钟线网上的功耗。同时，触发器电路采用主从型结构，建立时间可以为负，可以达到传统触发器FFDHD1X全摆幅时钟驱动时的延时性能。另外，电路内部的翻转较少，结构简单，本身的功耗较小。
MP1、MN3和MP2组成一个可以对低摆幅信号进行反相的反相器，MP2作为有源负载有分压作用，使得VddL＝Vdd-Vds，那么相当于MP1和MN3组成一个由VddL作为电源的反相器，可以使得其在对半摆幅的CLK信号反相时，泄漏功耗较小。这样也就实现了电路只用一个电源供电而实现低摆幅时钟信号驱动，避免了两个电源的存在给触发器单元电路制作带来的困难。电路工作原理如下：CLK为低电平时，MN1导通，MN2截止；如果此时D为高电平，则MN5导通，MN6截止，使得SALATCH_N和SALATCH_P分别被置为低电平和高电平。当时钟CLK上升沿到来时，MN1截止，MN2导通；此时根据SALATCH_N和SALATCH_P的状态MN7导通，MN8截止，使得QI和QNI分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似，这样此电路就实现了上升沿触发的D触发器功能。
相似电路结构：本发明所述的主从型触发器结构中每一级用两个反相器进行两个节点的互补置位，实现同样功能还可以采用PMOS管构成的反馈结构，如图5所示LCSFF_MS_LT，用较少的晶体管实现了同样的功能。与图4所示电路原理类似，当电路使得SALATCH_N或SALATCH_P被下拉到低电平时，栅极与其相接的PMOS管导通，将另一个节点置为高电平，QI和QNI与此类似，从而实现与图4电路相同的功能。与图4所示电路相比，此结构所用晶体管数目更少，其节点的负载较小，亚稳态周期更短，功耗和延时性能都有所改善。
此主从型触发器实现低摆幅时钟信号驱动的结构上的主要特点是使用了PMOS管作为有源负载分压来降低反相器的供电电压，为降低电压还可以采用NMOS管上拉阈值损失(LCSFF_MS_NMOS)或者采用PN结的方式(LCSFF_MS_PN)，如图6和图7所示。
LCSFF_MS_NMOS如图6所示。虚线框中，MN4的栅极接到电源Vdd，作为上拉，会有一个阈值损失(Vth)，使得VddL＝Vdd-Vth。而图7所示的LCSFF_MS_PN中，MN4的衬底和栅极都接到电源Vdd形成PN结的形式，也可以达到降低反相器供电电压的目的。这两个电路其余部分结构以及其工作原理与LCSFF_MS相同，都具有能够被低摆幅时钟信号驱动和较低的电路延时的特点。
三个电路相比气延时性能几乎相同，不过LCSFF_MS_PN功耗相对要大一些。而LCSFF_MS与LCSFF_MS_NMOS相比，后者的MP1管子衬底接到VddL，这样在版图设计时MP1的阱区需要单独画，会增加版图的面积；另外，上面采用N管也不方便与版图的设计。而LCSFF_MS克服了这两个问题，MP1和MP2串连而且衬底都接在Vdd方便于版图设计，而功耗和延时的性能与LCSFF_MS_NMOS基本相同。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。通过电路的仿真结果可以发现，本发明提出的触发器LCSFF_MS有比较优越的建立时间和亚稳态时间性能。
本发明的必要技术特征是：首先，电路在单一电源供电的情况下可以采用低摆幅时钟信号驱动，有效的降低了时钟网络系统中消耗在时钟互连线网上的功耗。其次，触发器电路中减少了时钟控制的晶体管数目，电路内部节点的充放电较少，与传统触发器相比可降低25％的功耗。最后，电路采用主从型结构易于修改成下降沿触发器，而且建立时间可以为负，同时由于在时钟上升沿时只需要经过一级锁存电路而降低了电路的延时，在半摆幅时钟信号驱动下可以达到传统触发器全摆幅时钟驱动的延时性能。
为了比较本发明所提出的LCSFF_MS、LCSFF_MS_NMOS和LCSFF_MS_PN触发器相对于传统的触发器电路FFDHD1X和触发器SAFF_CP的性能特点，我们采用VeriSilicon1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为六种触发器电路管子数目和动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(FFDHD1X：0V-1.5V；其余五种电路0V-0.75V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。动态功耗数据单位为微瓦特(uW)。表1B为本发明所述的触发器与传统触发器FFDHD1X相比所节省的功耗比例。
表1A触发器管子数目和动态功耗比较
管子数目 Q Loaded，Qb Empty(uW) Qb Loaded，Q Empty (uW) FFDHD1X 28 3.957 3.978 SAFF_CP 28 3.198 3.198 LCSFF_MS 23 2.955 2.957 LCSFF_MS_NMOS 23 2.956 2.956 LCSFF_MS_PN 23 3.057 3.058 LCSFF_MS_LT 19 2.851 2.852
表1B与FFDHD1X相比节省功耗比例
Q Loaded，Qb Empty(uW) Qb Loaded，Q Empty(uW) LCSFF_MS 25.3％ 25.7％ LCSFF_MS_NMOS 25.3％ 25.7％ LCSFF_MS_PN 22.7％ 23.1％ LCSFF_MS_LT 27.9％ 28.3％
表2A、表2B、表2C、表2D、表2E和表2F所示为六种触发器电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。其中FFDHD1X电路的时钟信号为0V-1.5V，其余五种电路为0V-0.75V。除此以外，六种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是皮秒(ps)。
表2A传统触发器延时性能
FFDHD1X unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 41 43 237 280 FALL 48 80 252 332
表2B SAFF_CP延时性能
SAFF_CP unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 144 152 446 598 FALL 163 177 367 544
表2C 本发明所述LCSFF_MS延时性能
LCSFF_MS unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 38 220 258 FALL -1 45 283 328
表2D 本发明所述LCSFF_MS_NMOS延时性能
LCSFF_MS unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 41 223 264 FALL -2 44 285 329
表2E本发明所述LCSFF_MS_PN延时性能
LCSFF_MS_PN unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 39 228 267 FALL -2 47 284 331
表2F本发明所述LCSFF_MS_LT延时性能
LCSFF_MS_LT unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -5 12 216 228
Edge of D Setup time Tmp Delay(105) Total Delay FALL -4 22 267 289
由上述数据的比较可以看出，本发明所述的触发器结构与传统的数字标准单元的相应结构相比，其可以用低摆幅时钟信号驱动，除了可以降低时钟互连线的功耗以外，其触发器单元本身在功耗上也有较大的优势。与条件预充的低摆幅触发器SAFF_CP相比，具有较好的延时性能，其建立时间可以为负，亚稳态周期小，Total Delay性能较好。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。
LCSFF_MS触发器采用低摆幅时钟信号驱动，可以有效的减小互连时钟线网上的功耗。同时，触发器电路采用主从型结构，建立时间可以为负，可以达到传统触发器FFDHD1X全摆幅时钟驱动时的延时性能。另外，电路内部的翻转较少，结构简单，本身的功耗较小。
MP1、MN3和MP2组成一个可以对低摆幅信号进行反相的反相器，MP2作为有源负载有分压作用，使得VddL＝Vdd-Vds，那么相当于MP1和MN3组成一个由VddL作为电源的反相器，可以使得其在对半摆幅的CLK信号反相时，泄漏功耗较小。这样也就实现了电路只用一个电源供电而实现低摆幅时钟信号驱动，避免了两个电源的存在给触发器单元电路制作带来的困难。电路工作原理如下：CLK为低电平时，MN1导通，MN2截止；如果此时D为高电平，则MN5导通，MN6截止，使得SALATCH_N和SALATCH_P分别被置为低电平和高电平。当时钟CLK上升沿到来时，MN1截止，MN2导通；此时根据SALATCH_N和SALATCH_P的状态MN7导通，MN8截止，使得QI和QNI分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似，这样此电路就实现了上升沿触发的D触发器功能。
相似电路结构：本发明所述的主从型触发器结构中每一级用两个反相器进行两个节点的互补置位，实现同样功能还可以采用PMOS管构成的反馈结构，如图5所示LCSFF_MS_LT，用较少的晶体管实现了同样的功能。与图4所示电路原理类似，当电路使得SALATCH_N或SALATCH_P被下拉到低电平时，栅极与其相接的PMOS管导通，将另一个节点置为高电平，QI和QNI与此类似，从而实现与图4电路相同的功能。与图4所示电路相比，此结构所用晶体管数目更少，其节点的负载较小，亚稳态周期更短，功耗和延时性能都有所改善。
此主从型触发器实现低摆幅时钟信号驱动的结构上的主要特点是使用了PMOS管作为有源负载分压来降低反相器的供电电压，为降低电压还可以采用NMOS管上拉阈值损失(LCSFF_MS_NMOS)或者采用PN结的方式(LCSFF_MS_PN)，如图6和图7所示。
LCSFF_MS_NMOS如图6所示。虚线框中，MN4的栅极接到电源Vdd，作为上拉，会有一个阈值损失(Vth)，使得VddL＝Vdd-Vth。而图7所示的LCSFF_MS_PN中，MN4的衬底和栅极都接到电源Vdd形成PN结的形式，也可以达到降低反相器供电电压的目的。这两个电路其余部分结构以及其工作原理与LCSFF_MS相同，都具有能够被低摆幅时钟信号驱动和较低的电路延时的特点。
三个电路相比气延时性能几乎相同，不过LCSFF_MS_PN功耗相对要大一些。而LCSFF_MS与LCSFF_MS_NMOS相比，后者的MP1管子衬底接到VddL，这样在版图设计时MP1的阱区需要单独画，会增加版图的面积；另外，上面采用N管也不方便与版图的设计。而LCSFF_MS克服了这两个问题，MP1和MP2串连而且衬底都接在Vdd方便于版图设计，而功耗和延时的性能与LCSFF_MS_NMOS基本相同。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。通过电路的仿真结果可以发现，本发明提出的触发器LCSFF_MS有比较优越的建立时间和亚稳态时间性能。
本发明的必要技术特征是：首先，电路在单一电源供电的情况下可以采用低摆幅时钟信号驱动，有效的降低了时钟网络系统中消耗在时钟互连线网上的功耗。其次，触发器电路中减少了时钟控制的晶体管数目，电路内部节点的充放电较少，与传统触发器相比可降低25％的功耗。最后，电路采用主从型结构易于修改成下降沿触发器，而且建立时间可以为负，同时由于在时钟上升沿时只需要经过一级锁存电路而降低了电路的延时，在半摆幅时钟信号驱动下可以达到传统触发器全摆幅时钟驱动的延时性能。
为了比较本发明所提出的LCSFF_MS、LCSFF_MS_NMOS和LCSFF_MS_PN触发器相对于传统的触发器电路FFDHD1X和触发器SAFF_CP的性能特点，我们采用VeriSilicon1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为六种触发器电路管子数目和动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(FFDHD1X：0V-1.5V；其余五种电路0V-0.75V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。动态功耗数据单位为微瓦特(uW)。表1B为本发明所述的触发器与传统触发器FFDHD1X相比所节省的功耗比例。
表1A触发器管子数目和动态功耗比较
管子数目 Q Loaded，Qb Empty(uW) Qb Loaded，Q Empty (uW) FFDHD1X 28 3.957 3.978 SAFF_CP 28 3.198 3.198 LCSFF_MS 23 2.955 2.957 LCSFF_MS_NMOS 23 2.956 2.956 LCSFF_MS_PN 23 3.057 3.058 LCSFF_MS_LT 19 2.851 2.852
表1B与FFDHD1X相比节省功耗比例
Q Loaded，Qb Empty(uW) Qb Loaded，Q Empty(uW) LCSFF_MS 25.3％ 25.7％ LCSFF_MS_NMOS 25.3％ 25.7％ LCSFF_MS_PN 22.7％ 23.1％ LCSFF_MS_LT 27.9％ 28.3％
表2A、表2B、表2C、表2D、表2E和表2F所示为六种触发器电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。其中FFDHD1X电路的时钟信号为0V-1.5V，其余五种电路为0V-0.75V。除此以外，六种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是皮秒(ps)。
表2A传统触发器延时性能
FFDHD1X unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 41 43 237 280 FALL 48 80 252 332
表2B SAFF_CP延时性能
SAFF_CP unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 144 152 446 598 FALL 163 177 367 544
表2C 本发明所述LCSFF_MS延时性能
LCSFF_MS unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 38 220 258 FALL -1 45 283 328
表2D 本发明所述LCSFF_MS_NMOS延时性能
LCSFF_MS unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 41 223 264 FALL -2 44 285 329
表2E本发明所述LCSFF_MS_PN延时性能
LCSFF_MS_PN unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -3 39 228 267 FALL -2 47 284 331
表2F本发明所述LCSFF_MS_LT延时性能
LCSFF_MS_LT unit：ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE -5 12 216 228
Edge of D Setup time Tmp Delay(105) Total Delay FALL -4 22 267 289
由上述数据的比较可以看出，本发明所述的触发器结构与传统的数字标准单元的相应结构相比，其可以用低摆幅时钟信号驱动，除了可以降低时钟互连线的功耗以外，其触发器单元本身在功耗上也有较大的优势。与条件预充的低摆幅触发器SAFF_CP相比，具有较好的延时性能，其建立时间可以为负，亚稳态周期小，Total Delay性能较好。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。