一种锁存反向电路与使用该锁存反向电路的触发器与双锁存数据触发器。锁存反向电路包含一第一PMOS晶体管、一第二PMOS晶体管、一第一NMOS晶体管、一第二NMOS晶体管、一第一电平调整单元、以及一第二电平调整单元。该锁存锁存反向电路利用第一电平调整单元与第二电平调整单元事先调整第二PMOS晶体管的源极与第二NMOS晶体管的漏极的电平，藉以提升锁存反向电路的反应速度。
一第一晶体管，其栅极接收一数据信号，且其源极连接于一电压源；
一第二晶体管，其栅极接收一第一触发时钟，且其源极连接于该第一晶体管的漏极；
一第三晶体管，其栅极接收一第二触发时钟，且其漏极连接于该第二晶体管的漏极并产生一输出信号；
一第四晶体管，其栅极接收该数据信号，且其漏极连接于该第三晶体管的源极，并且其源极接地；
一第五晶体管，该第五晶体管的栅极接收该数据信号，该第五晶体管的漏极连接于该第二晶体管的源极，且该第五晶体管的源极接地，其中该第五晶体管用于为该第二晶体管的源极提供第一逻辑电平；以及一第六晶体管，该第六晶体管的栅极接收该数据信号，该第六晶体管的源极连接于电压源，且该第六晶体管的漏极连接于该第四晶体管的漏极，其中该第六晶体管用于为该第四晶体管的漏极提供第二逻辑电平；
其中，所述第五晶体管的漏极与所述第六晶体管的漏极分离，以及其中，所述第一和第二触发时钟独立于所述输出信号。
2.如权利要求1所述的锁存反向电路，其中该第二触发时钟为该第一触发时钟的反向信号。
3.如权利要求1所述的锁存反向电路，其中该第一晶体管与第二晶体管为PMOS晶体管，该第五晶体管在该数据信号为H时将该第一逻辑电平的电压调整为L。
4.如权利要求1所述的锁存反向电路，其中该第三晶体管与第四晶体管为NMOS晶体管，该第六晶体管在该数据信号为L时将该第二逻辑电平的电压调整为H。
一第一锁存反向电路，接收一数据信号与一触发时钟，并产生一第一锁存信号；以及一第二锁存反向电路，接收该第一锁存信号与该触发时钟，并产生一第二锁存信号；
一第一晶体管，其栅极接收该第一锁存信号，且其源极连接于一电压源；
一第二晶体管，其栅极接收该触发时钟，且其源极连接于该第一晶体管的漏极；
一第三晶体管，其栅极接收该触发时钟的反向信号，且其漏极连接于该第二晶体管的漏极并产生该第二锁存信号；
一第四晶体管，其栅极接收该第一锁存信号，且其漏极连接于该第三晶体管的源极，并且其源极接地；
一第五晶体管，该第五晶体管的栅极接收该第一锁存信号，该第五晶体管的漏极连接于该第二晶体管的源极，且该第五晶体管的源极接地，其中该第五晶体管用于为该第二晶体管的源极提供第一逻辑电平；以及一第六晶体管，该第六晶体管的栅极接收该第一锁存信号，该第六晶体管的源极连接于电压源，且该第六晶体管的漏极连接于该第四晶体管的漏极，其中该第六晶体管用于为该第四晶体管的漏极提供第二逻辑电平；
其中，所述第五晶体管的漏极与所述第六晶体管的漏极分离，以及其中，所述触发时钟独立于所述第二锁存信号。
6.如权利要求5所述的触发器，其中该第一晶体管与第二晶体管为PMOS晶体管，且该第三晶体管与第四晶体管为NMOS晶体管。
一第一锁存反向电路，接收一第一数据信号与一第一触发时钟，并产生一第一锁存信号；
一第二锁存反向电路，接收该第一锁存信号与该第一触发时钟，并产生一第二锁存信号；
一第三锁存反向电路，接收一第二数据信号与一第二触发时钟，并产生一第三锁存信号；
一第四锁存反向电路，接收该第三锁存信号与该第二触发时钟，并产生一第四锁存信号；以及一缓冲器，接收该第三锁存信号与第四锁存信号，并产生一输出信号，其中该第二锁存反向电路包含：一第一晶体管，其栅极接收该第一锁存信号，且其源极连接于一电压源；
一第二晶体管，其栅极接收第一触发时钟，且其源极连接于该第一晶体管的漏极；
一第三晶体管，其栅极接收该第一触发时钟的反向信号，且其漏极连接于该第二晶体管的漏极并产生该第二锁存信号；
一第四晶体管，其栅极接收该第一锁存信号，且其漏极连接于该第三晶体管的源极，并且其源极接地；
一第五晶体管，该第五晶体管的栅极接收该第一锁存信号，该第五晶体管的漏极连接于该第二晶体管的源极，且该第五晶体管的源极接地，其中该第五晶体管用于为该第二晶体管的源极提供第一逻辑电平；以及一第六晶体管，该第六晶体管的栅极接收该第一锁存信号，该第六晶体管的源极连接于电压源，且该第六晶体管的漏极连接于该第四晶体管的漏极，其中该第六晶体管用于为该第四晶体管的漏极提供第二逻辑电平；
其中，所述第五晶体管的漏极与所述第六晶体管的漏极分离，以及其中，所述第一触发时钟独立于所述第二锁存信号，
一第七晶体管，其栅极接收该第三锁存信号，且其源极连接于一电压源；
一第八晶体管，其栅极接收该第二触发时钟，且其源极连接于该第七晶体管的漏极；
一第九晶体管，其栅极接收该第二触发时钟的反向信号，且其漏极连接于该第八晶体管的漏极并产生该第四锁存信号；
一第十晶体管，其栅极接收该第三锁存信号，且其漏极连接于该第九晶体管的源极，并且其源极接地；
一第十一晶体管，该第十一晶体管的栅极接收该第三锁存信号，该第十一晶体管的漏极连接于该第八晶体管的源极，且该第十一晶体管的源极接地，其中该第十一晶体管用于为该第八晶体管的源极提供第三逻辑电平；以及一第十二晶体管，该第十二晶体管的栅极接收该第三锁存信号，该第十二晶体管的源极连接于电压源，且该第十二晶体管的漏极连接于该第十晶体管的漏极，其中该第十二晶体管用于为该第十晶体管的漏极提供第四逻辑电平；
其中，所述第十一晶体管的漏极与所述第十二晶体管的漏极分离，以及其中，所述第二触发时钟独立于所述第四锁存信号。
锁存反向电路与使用其的触发器 与双锁存数据触发器
技术领域
[0001] 本发明涉及一种锁存反向电路，特别是涉及一种可提升反应速度的锁存反向电路。
背景技术
[0002] 图1A显示一般的双锁存数据触发器(double latch data flip-flop，DDFF)10。一般的双锁存数据触发器10接收两个输入信号D1与D2，以及二个触发时钟CLK1与CLK2，并产生一输出信号Dout。该双锁存数据触发器10在触发时钟CLK1的正缘时，以输入信号D1的状态为输出信号Dout的状态，而在触发时钟CLK2的正缘时，以输入信号D2的状态为输出信号Dout的状态。因此，可利用该双锁存数据触发器10将两个并列数据合并成一串行数据输出。
[0003] 图1B显示已知的双锁存数据触发器10的架构图。该双闩数据触发器10包含四个锁存反向电路111、112、113、114、一缓冲器12、以及二个锁存单元(latch)13、13’。第一锁存反向电路111接收第一数据信号D1、以及触发时钟CLK1，并产生一第一锁存信号DD1，且第一锁存信号DD1在该触发时钟CLK1的低电平时改变成第一数据信号D1的反向电平。第三锁存反向电路113接收第一锁存信号DD1、以及触发时钟CLK1，并产生一第三锁存信号DD3。且第三锁存信号DD3在该触发时钟CLK1的正电平时改变成第一锁存信号DD1的反向电平，亦即为第一数据信号D1的电平。第二锁存反向电路112以及第四锁存反向电路114的操作，与第一锁存反向电路111以及第三锁存反向电路113相同，其差异为所接收的触发时钟为CLK2。而一般在使用上触发时钟为CLK2为触发时钟为CLK1的反向信号。
[0004] 锁存单元13、13’用以保持第一锁存信号DD1与第二锁存信号DD2的电平。缓冲器12接收第三锁存信号DD3与第四锁存信号DD4，并产生一输出信号Dout。
[0005] 藉由触发时钟CLK1电平的负缘与正缘变化，双锁存数据触发器10可将第一数据信号D1与第二数据信号D2合成，并输出一具有二倍频率的输出信号Dout。请参考图2，图2显示双锁存数据触发器10输入与输出的关系。
[0006] 图3显示这些锁存反向电路于输出信号的电平正缘时发生的现象(此处以第一锁存反向电路111为例)。该图中节点A位于第一PMOS晶体管P1的漏极与第二PMOS晶体管P2的源极之间。节点B位于第一NMOS晶体管N1的源极与第二PMOS晶体管P2的漏极之间。当节点B的电平为0，而锁存信号DD1的电平将由0变为1时，电压源必须同时将节点B与锁存信号DD1充电至电平1。因此所述锁存反向电路在锁存信号DD1的电平变化如图4虚线处所示。而当节点B的电压为1且锁存信号DD1的电平将由0变为1时，电压源仅需将锁存信号DD1充电至电平1。因此所述锁存反向电路在锁存信号DD1的电平变化如图4实线处所示。
[0007] 图5显示所述锁存反向电路于输出信号的电平负缘时发生的现象(此处以第一锁存反向电路111为例)。该图中节点A与节点B的位置与图3相同。当节点A的电平为1，而锁存信号DD1的电平由1变为0时，第二NMOS晶体管N2必须同时将节点A与输出锁存信号DD1放电至电平0。因此所述锁存反向电路于锁存信号DD1的电平变化如图6虚线处所示。而当节点A的电压为0且锁存信号DD1的电平将由1变为0时，第二NMOS晶体管N2仅需将锁存信号DD1放电至电平0。因此所述锁存反向电路于锁存信号DD1的电平变化如图6实线处所示。
[0008] 由于所述锁存反向电路的锁存信号的扭转率(slew rate)会有不同，将造成双锁存数据触发器10的输出信号Dout发生数据抖动(data jitter)的问题，因而导致数据的传输品质不稳定。如何使数据的传输品质稳定，为一急需解决的问题。
发明内容
[0009] 本发明的目的之一是提供一种锁存反向电路，提升该锁存反向电路的扭转率。
[0010] 本发明的目的之一是提供一种双锁存数据触发器，以减少该双锁存数据触发器的扭转率变化的问题。
[0011] 为实现本发明的上述目的，本发明提供了一种锁存反向电路，该锁存反向电路包含一第一PMOS晶体管、一第二PMOS晶体管、一第一NMOS晶体管、一第二NMOS晶体管、一第一电平调整单元、以及一第二电平调整单元。该第一PMOS晶体管的栅极接收一数据信号，且其源极连接于一电压源。第二PMOS晶体管的栅极接收一第一触发时钟，且其源极连接于第一PMOS晶体管的漏极，并且其漏极输出一锁存信号。第一NMOS晶体管的栅极接收一第二触发时钟，且其漏极连接于第二PMOS晶体管的漏极。第二NMOS晶体管的栅极接收数据信号，且其漏极连接于第一NMOS晶体管的源极，并且其源极接地。第一电平调整单元连接于第一PMOS晶体管的漏极与第二PMOS晶体管的源极之间(即第一节点)，藉以于数据信号为1时调整第一节点的电平，使第一节点保持电平0，藉以提升锁存反向电路的反应速度。第二电平调整单元连接于第一NMOS晶体管的漏极与第二PMOS晶体管的源极之间(即第二节点)，藉以于数据信号为0时调整第二节点的电平，使第二节点保持电平1，藉以提升锁存反向电路的反应速度。
[0012] 该锁存反向电路藉由电平调整单元预先调整第一节点与第二节点的电平，因而提升了锁存反向电路的反应速度，使锁存反向电路成为一具有高反应速度的锁存反向电路。
[0013] 再者，本发明提供了一种使用本发明的锁存反向电路的触发器与双锁存数据触发器，并藉由锁存反向电路的高反应速度的传输品质，使本发明的触发器与双锁存数据触发器，达到高反应速度的传输品质。
附图说明
[0014] 图1A为一已知双锁存数据触发器的示意图。
[0015] 图1B为一已知双锁存数据触发器的架构图。
[0016] 图2为一已知双锁存数据触发器的输出入对应波形图。
[0017] 图3为一已知锁存反向电路于输出锁存信号正缘时的示意图。
[0018] 图4为一已知锁存反向电路于输出锁存信号正缘时的波形图。
[0019] 图5为一已知锁存反向电路于输出锁存信号负缘时的示意图。
[0020] 图6为一已知锁存反向电路于输出锁存信号负缘时的波形图。
[0021] 图7为一根据本发明的锁存反向电路的示意图。
[0022] 图8为一根据本发明锁存反向电路一实施例的示意图。
[0023] 图9为一使用本发明锁存反向电路的触发器的示意图。
[0024] 图10为一使用本发明锁存反向电路的双锁存数据触发器的示意图。
[0025] 附图编号说明
[0026] 10 双锁存数据触发器
[0027] 111、112、113、114 锁存反向电路
[0028] 12 缓冲器
[0029] 13 锁存单元
[0030] 70、80 锁存反向电路
[0031] 71、72 电平调整单元
[0032] 81、82 MOS晶体管
[0033] 90 触发器
[0034] 91、92、93、94 锁存反向电路
[0035] 100 双锁存数据触发器
[0036] CLK1、CLK2 触发信号
[0037] N1、N2 NMOS晶体管
[0038] P1、P2 PMOS晶体管
具体实施方式
[0039] 以下参考图式详细说明本发明锁存反向电路、以及使用该锁存反向电路的触发器与双锁存触发器，并且相同的组件将以相同的符号标示。
[0040] 图7显示本发明的一种锁存反向电路，该锁存反向电路70包含一第一PMOS晶体管P1、一第二PMOS晶体管P2、一第一NMOS晶体管N1、一第二NMOS晶体管N2、一第一电平调整单元71、以及一第二电平调整单元72。在本实施例，第一电平调整单元71连接于第一PMOS晶体管P1与第二PMOS晶体管P2之间(节点A)。第二电平调整单元72连接于第一NMOS晶体管N1与第二NMOS晶体管N2之间(节点B)。在实施上，第二触发时钟CLK2可以为第一触发时钟CLK1的反向信号。
[0041] 接下来说明本发明锁存反向电路70的连接关系及操作方式，在本实施例中，第二触发时钟CLK2为第一触发时钟CLK1的反向信号。以下根据数据信号D的状态进一步说明。
[0042] 状态一：当数据信号D为H时，则第二NMOS晶体管N2导通。此时电平调整单元71预先将节点A的电压调整成L。之后当触发时钟CLK1为L且触发时钟CLK2为H时，则第二PMOS晶体管P2与第一NMOS晶体管N1亦导通，因此锁存信号DD经由第一NMOS晶体管N1与第二NMOS晶体管N2接地而变为L。由于节点A的电压已预先变成L，因此第一NMOS晶体管N1与第二NMOS晶体管N2不需对节点A放电，使锁存信号DD的电压快速降为L。
[0043] 状态二：若数据信号D为L时，则第一PMOS晶体管P1导通。此时电平调整单元72预先将节点B的电压调整成H。之后当触发时钟CLK1为L且触发时钟CLK2为H时，则第二PMOS晶体管P2与第一NMOS晶体管N1亦导通，因此锁存信号DD经由第一PMOS晶体管P1与第二PMOS晶体管P2接到正电压而变为H。由于节点B的电压已预先变成H，因此第一PMOS晶体管P1与第二PMOS晶体管P2不需对节点B充电，使锁存信号DD的电压快速提升为H。
[0044] 该锁存反向电路70藉由电平调整单元71与72预先调整节点A与节点B的电平，因而提升了锁存反向电路的反应速度，解决了输出锁存信号DD数据抖动的问题，提升了传输品质的稳定性。
[0045] 图8显示本发明的锁存反向电路80的电路。如该图所示，锁存反向电路80的电平调整单元为一NMOS晶体管81，而电平调整单元为一PMOS晶体管82，其余的电路均与锁存反向电路70相同。NMOS晶体管81的栅极接收数据信号D，且其漏极连接于节点A，并且其源极接地。PMOS晶体管82的栅极接收数据信号D，且其源极连接于电压源，并且其漏极连接于节点B。该锁存反向电路80与锁存反向电路70的架构与操作相同，不再重复说明。
[0046] 图9显示本发明的一种使用锁存反向电路的触发器的电路。该触发器90包含二个锁存反向电路91、92、以及一锁存单元13。锁存反向电路91接收数据信号D1、以及触发时钟CLK1，并产生一第一锁存信号DD1。第一锁存信号DD1在触发时钟CLK1为L时改变成第一数据信号D1的反向电平。锁存反向电路92接收第一锁存信号DD1、以及触发时钟CLK1的反向信号，并产生一第二锁存信号DD2。第二锁存信号DD2在触发时钟CLK1的H时改变成第一锁存信号DD1的反向电平。缓冲器12接收第二锁存信号DD2，并产生一输出信号Dout。锁存单元13保持第一锁存信号DD1的电平。在此实施例中，由于触发器90利用二个锁存反向电路91、92形成二级(two stage)连接，并且藉由锁存反向电路91、92的高反应速度的数据传输品质，使得触发器90达到高反应速度的数据传输品质。当然，可以只有后级使用本发明具有电平调整单元的锁存反向电路，而前级使用一般的锁存反向电路。
[0047] 图10显示本发明的一种使用锁存反向电路的双锁存数据触发器的电路。该双锁存数据触发器100包含四个锁存反向电路91、92、93、94、一缓冲器12、以及二个锁存单元13。该第二实施例与第一实施例的架构与操作大致相同，差异为该双锁存数据触发器100接收两个输入信号D1与D2，以及二个触发时钟CLK1与CLK2，并产生一输出信号Dout。亦即锁存反向电路91、92根据触发时钟CLK1来输出信号，而锁存反向电路93、94根据触发时钟CLK2来输出信号。触发时钟CLK2可以是触发时钟CLK1的反向信号。
[0048] 该双锁存数据触发器100在触发时钟CLK1正缘时以输入信号D1的状态为输出信号Dout的状态，而在触发时钟CLK2的正缘时以输入信号D2的状态为输出信号Dout的状态。因此，若触发时钟CLK2可以是触发时钟CLK1的反向信号，该双锁存数据触发器100将两个并列数据D1与D2合并成一具有二倍频率的串行数据Dout输出，并藉由锁存反向电路的高反应速度的数据传输品质，使双锁存数据触发器100成为一具有高反应速度数据传输品质的触发器。当然，可以只有后级使用本发明具有电平调整单元的锁存反向电路，而前级使用一般的锁存反向电路。
[0049] 综上所述，本发明的锁存反向电路、以及使用该锁存反向电路的触发器与双锁存数据触发器，藉由电平调整单元调整锁存反向电路的晶体管电平，提升了锁存反向电路的数据传输的反应速度。
[0050] 以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，本领域的技术人员可进行各种变形或变更。
