高性能低功耗主从型D触发器转让专利
申请号 : CN200510086548.3
文献号 : CN1744437B
文献日 : 2010-04-21
发明人 : 杨华中 , 高红莉 , 乔飞 , 汪蕙
申请人 : 清华大学
摘要 :
本发明属于D触发器设计技术领域，其特征在于，该触发器包括：对时钟信号进行反相的反相器；触发驱动电路，它设有一个与该反相器输出端相连的时钟信号输入端以及触发信号输入端；从动型触发电路，它的触发驱动信号输入端与该触发驱动电路的输出端相连，它的时钟信号输入端与该反相器的输入端相连；在时钟信号上升沿到来时，从动型触发电路就发生翻转，使正确的信号输出。
权利要求 :
1.功耗低、延时小的主从型D触发器，其特征在于，该D触发器含有：第8反相器(XCK)，用于对时钟信号(CLK)进行反相，该第8反相器(XCK)的输入端接所述时钟信号(CLK)；
触发驱动电路，包括：
第5NMOS管(MN5)衬底接地；
第6NMOS管(MN6)衬底接地，而漏极和所述第5NMOS管(MN5)的漏极相连；
第1反相器(X1)，输入端接所述第5NMOS管(MN5)的栅极后构成该D触发器的输入端(D)，而该第1反相器(X1)的输出端接所述第6NMOS管(MN6)的栅极；
第1NMOS管(MN1)，该管的衬底、漏极都接地，而源极接所述第6NMOS管(MN6)的漏极，该第1NMOS管(MN1)的栅极接所述第8反相器(XCK)的输出端；
反向并联的两个反相器：第2反相器(X2)和第3反相器(X3)，该第2反相器(X2)的输出端接所述第6NMOS管(MN6)的源极，而该第2反相器(X2)的输入端接所述第5NMOS管(MN5)的源极；
从动式触发电路，包括：
第7NMOS管(MN7)，该管的衬底接地，而栅极接所述第2反相器(X2)的输出端，标记为第1中间节点(SALATCH_P)；
第8NMOS管(MN8)，该管的衬底接地，而栅极接所述第2反相器(X2)的输入端，标记为第2中间节点(SALATCH_N)；
第2NMOS管(MN2)，该管的衬底、漏极都接地，栅极同时和所述时钟信号(CLK)以及第8反相器(XCK)的输入端接在一起，而源极同时接所述第7NMOS管(MN7)、第8NMOS管(MN8)两管的漏极；
反向并联的两个反相器：第4反相器(X4)和第5反相器(X5)，该第5反相器(X5)的输出端和所述第8NMOS管(MN8)的源极相连，标记为第4中间节点(QNI)，该第5反相器(X5)的输入端和所述第7NMOS管(MN7)的源极相连，标记为第3中间节点(QI)；
第1输出反相器(X6)，该第1输出反相器(X6)的输入端接所述第3中间节点(QI)，而输出端输出该D触发器的第1输出信号(Q)；
第2输出反相器(X7)，该第2输出反相器(X7)的输入端接所述第4中间节点(QNI)，而输出端输出该D触发器的第2输出信号(QN)。
说明书 :
技术领域
“高性能低功耗主从型D触发器”直接应用的技术领域是低功耗低延时的触发器电路单元设计。所提出电路是一类适用于低功耗电路设计的高性能D触发器电路单元。
背景技术
随着集成电路规模和复杂性的日益增大，集成电路的功耗和散热问题越来越得到工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，时钟网络的功耗主要消耗在时钟互连线和时序电路单元(触发器：Flip-Flop)上，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单，但是由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％PowerReduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于采用条件预充原理，电路建立时间和延时性能收到影响，同时电路结构比较复杂，给电路单元的使用带来潜在的问题。
CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单，但是由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％PowerReduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于采用条件预充原理，电路建立时间和延时性能收到影响，同时电路结构比较复杂，给电路单元的使用带来潜在的问题。
发明内容
本发明的目的是提出一种结构简单的主从型D触发器，能够达到较好的延时和较低的功耗，如图4所示。
本发明的特征在于：该D触发器含有：
第8反相器XCK，用于对时钟信号CLK进行反相，该第8反相器XCK的输入端接所述时钟信号CLK；
触发驱动电路，包括：
第5NMOS管MN5衬底接地；
第6NMOS管MN6衬底接地，而漏极和所述第5NMOS管MN5的漏极相连；
第1反相器X1，输入端接所述第5NMOS管MN5的栅极后构成该D触发器的输入端D，而该第1反相器X1的输出端接所述第6NMOS管MN6的栅极；
第1NMOS管MN1，该管的衬底、漏极都接地，而源极接所述第6NMOS管MN6的漏极，该第1NMOS管MN1的栅极接所述第8反相器XCK的输出端；
反向并联的两个反相器：第2反相器X2和第3反相器X3，该第2反相器X2的输出端接所述第6NMOS管MN6的源极，而该第2反相器X2的输入端接所述第5NMOS管MN5的源极；
从动式触发电路，包括：
第7NMOS管MN7，该管的衬底接地，而栅极接所述第2反相器X2的输出端，标记为第1中间节点SALATCH_P；
第8NMOS管MN8，该管的衬底接地，而栅极接所述第2反相器X2的输入端，标记为第2中间节点SALATCH_N；
第2NMOS管MN2，该管的衬底、漏极都接地，栅极同时和所述时钟信号CLK以及第8反相器XCK的输入端接在一起，而源极同时接所述第7NMOS管MN7、第8NMOS管MN8两管的漏极；
反向并联的两个反相器：第4反相器X4和第5反相器X5，该第5反相器X5的输出端和所述第8NMOS管MN8的源极相连，标记为第4中间节点QNI，该第5反相器X5的输入端和所述第7NMOS管MN7的源极相连，标记为第3中间节点QI；
第1输出反相器X6，该第1输出反相器X6的输入端接所述第3中间节点QI，而输出端输出该D触发器的第1输出信号Q；
第2输出反相器X7，该第2输出反相器X7的输入端接所述第4中间节点QNI，而输出端输出该D触发器的第2输出信号QN。
本发明的有益效果是：与传统的数字标准单元触发器电路FFDHD1X，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明专利提出的FFDHD1X_MS触发器同时具有如下性能优势：电路采用主从型结构，管子数目较少，触发器单元本身的功耗和延时都较小，在相同的测试条件下，可以节省高于25％的功耗。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
本发明的特征在于：该D触发器含有：
第8反相器XCK，用于对时钟信号CLK进行反相，该第8反相器XCK的输入端接所述时钟信号CLK；
触发驱动电路，包括：
第5NMOS管MN5衬底接地；
第6NMOS管MN6衬底接地，而漏极和所述第5NMOS管MN5的漏极相连；
第1反相器X1，输入端接所述第5NMOS管MN5的栅极后构成该D触发器的输入端D，而该第1反相器X1的输出端接所述第6NMOS管MN6的栅极；
第1NMOS管MN1，该管的衬底、漏极都接地，而源极接所述第6NMOS管MN6的漏极，该第1NMOS管MN1的栅极接所述第8反相器XCK的输出端；
反向并联的两个反相器：第2反相器X2和第3反相器X3，该第2反相器X2的输出端接所述第6NMOS管MN6的源极，而该第2反相器X2的输入端接所述第5NMOS管MN5的源极；
从动式触发电路，包括：
第7NMOS管MN7，该管的衬底接地，而栅极接所述第2反相器X2的输出端，标记为第1中间节点SALATCH_P；
第8NMOS管MN8，该管的衬底接地，而栅极接所述第2反相器X2的输入端，标记为第2中间节点SALATCH_N；
第2NMOS管MN2，该管的衬底、漏极都接地，栅极同时和所述时钟信号CLK以及第8反相器XCK的输入端接在一起，而源极同时接所述第7NMOS管MN7、第8NMOS管MN8两管的漏极；
反向并联的两个反相器：第4反相器X4和第5反相器X5，该第5反相器X5的输出端和所述第8NMOS管MN8的源极相连，标记为第4中间节点QNI，该第5反相器X5的输入端和所述第7NMOS管MN7的源极相连，标记为第3中间节点QI；
第1输出反相器X6，该第1输出反相器X6的输入端接所述第3中间节点QI，而输出端输出该D触发器的第1输出信号Q；
第2输出反相器X7，该第2输出反相器X7的输入端接所述第4中间节点QNI，而输出端输出该D触发器的第2输出信号QN。
本发明的有益效果是：与传统的数字标准单元触发器电路FFDHD1X，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明专利提出的FFDHD1X_MS触发器同时具有如下性能优势：电路采用主从型结构，管子数目较少，触发器单元本身的功耗和延时都较小，在相同的测试条件下，可以节省高于25％的功耗。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.本发明所述的FFDHD1X_MS触发器电路结构图，所有反相器的供电电源都是Vdd.
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.本发明所述的FFDHD1X_MS触发器电路结构图，所有反相器的供电电源都是Vdd.
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的高性能低功耗主从型D触发器FFDHD1X_MS，如图4所示。FFDHD1X_MS触发器同时具有较低的功耗和较小延时的特点。相对于SAFF_CP触发器电路，此结构简单，管子数据较少，不会增加电路的面积，同时采用差分输入，具有较好的抗噪声性能，更适合应用于低功耗集成电路的设计。
电路工作原理如下：CLK为低电平时，由于同时与时钟信号相连的反相器的作用，使得MN1导通，MN2截止；如果此时D为高电平，则MN5导通，MN6截止，使得SALATCH_N和SALATCH_P分别被置为低电平和高电平。当时钟CLK上升沿到来时，MN1截止，MN2导通；此时根据SALATCH_N和SALATCH_P的状态MN7导通，MN8截止，使得QI和QNI分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似，这样此电路就实现了上升沿触发的D触发器功能。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。通过电路的仿真结果可以发现，本发明提出的触发器FFDHD1X_MS有比较优越的建立时间和亚稳态时间性能。
本发明的优点是：首先，电路结构简单，所用晶体管数目较少。其次，触发器电路中减少了时钟控制的晶体管数目，电路内部节点的充放电较少，与传统触发器相比可降低25％以上的功耗。最后，电路采用主从型结构易于修改成下降沿触发器，而且建立时间较小，同时由于在时钟上升沿时只需要经过一级锁存电路而降低了电路的延时。
为了比较本发明所提出的FFDHD1X_MS触发器相对于传统的触发器电路FFDHD1X和触发器SAFF_CP的性能特点，我们采用VeriSilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为本发明所述触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。动态功耗数据单位为微瓦特(uW)。其中在SAFF_CP中，由于电路的时钟信号为全摆幅，不存在漏电流的问题，Vwell接电源VDD。
表1触发器功耗比较
FFDHD1X FFDHD1X_MS Power Saving Ratio Q Loaded， Qb Empty 3.957 2.830 -28.5％ Q Empty， Qb Loaded 3.978 2.831 -28.8％
表2A、表2B和表2C所示为三种触发器电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。三种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是皮秒(ps)。
表2A传统触发器延时性能
FFDHD1X unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 41 43 237 280 FALL 48 80 252 332
表2B SAFF_CP延时性能
SAFF_CP unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 67 125 243 368 FALL 58 94 309 403
表2C本发明所述FFDHD1X_MS延时性能
LCSFF_MS unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 21 78 163 241 FALL 29 86 226 312
表3所示为三种触发器的晶体管数据，与时钟直接关联的晶体管数目以及功耗延时积的比较。功耗延时积为触发器电路双端接相同负载的动态功耗和Total Delay最小值的乘积，测试条件与上述相同，单位是法焦(fJ)。
表3触发器管子数目和功耗延时积比较
管子数目 时钟控制晶体管 功耗延时积 FFDHD1X 28 8 1.369 SAFF_CP 28 3 1.367 FFDHD1X_MS 22 2 0.897
由上述数据的比较可以看出，本发明所述的触发器结构与传统的数字标准单元的相应结构相比，具有较好的功耗和延时性能，同时结构简单，所用晶体管数目少，不会带来延时的增加。具有这些性能的优势使得其适合应用于低功耗数字大规模集成电路中。
电路工作原理如下：CLK为低电平时，由于同时与时钟信号相连的反相器的作用，使得MN1导通，MN2截止；如果此时D为高电平，则MN5导通，MN6截止，使得SALATCH_N和SALATCH_P分别被置为低电平和高电平。当时钟CLK上升沿到来时，MN1截止，MN2导通；此时根据SALATCH_N和SALATCH_P的状态MN7导通，MN8截止，使得QI和QNI分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似，这样此电路就实现了上升沿触发的D触发器功能。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。通过电路的仿真结果可以发现，本发明提出的触发器FFDHD1X_MS有比较优越的建立时间和亚稳态时间性能。
本发明的优点是：首先，电路结构简单，所用晶体管数目较少。其次，触发器电路中减少了时钟控制的晶体管数目，电路内部节点的充放电较少，与传统触发器相比可降低25％以上的功耗。最后，电路采用主从型结构易于修改成下降沿触发器，而且建立时间较小，同时由于在时钟上升沿时只需要经过一级锁存电路而降低了电路的延时。
为了比较本发明所提出的FFDHD1X_MS触发器相对于传统的触发器电路FFDHD1X和触发器SAFF_CP的性能特点，我们采用VeriSilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为本发明所述触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。动态功耗数据单位为微瓦特(uW)。其中在SAFF_CP中，由于电路的时钟信号为全摆幅，不存在漏电流的问题，Vwell接电源VDD。
表1触发器功耗比较
FFDHD1X FFDHD1X_MS Power Saving Ratio Q Loaded， Qb Empty 3.957 2.830 -28.5％ Q Empty， Qb Loaded 3.978 2.831 -28.8％
表2A、表2B和表2C所示为三种触发器电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。三种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是皮秒(ps)。
表2A传统触发器延时性能
FFDHD1X unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 41 43 237 280 FALL 48 80 252 332
表2B SAFF_CP延时性能
SAFF_CP unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 67 125 243 368 FALL 58 94 309 403
表2C本发明所述FFDHD1X_MS延时性能
LCSFF_MS unit:ps
Edge of D Setup time Tmp Delay(105) Total Delay RISE 21 78 163 241 FALL 29 86 226 312
表3所示为三种触发器的晶体管数据，与时钟直接关联的晶体管数目以及功耗延时积的比较。功耗延时积为触发器电路双端接相同负载的动态功耗和Total Delay最小值的乘积，测试条件与上述相同，单位是法焦(fJ)。
表3触发器管子数目和功耗延时积比较
管子数目 时钟控制晶体管 功耗延时积 FFDHD1X 28 8 1.369 SAFF_CP 28 3 1.367 FFDHD1X_MS 22 2 0.897
由上述数据的比较可以看出，本发明所述的触发器结构与传统的数字标准单元的相应结构相比，具有较好的功耗和延时性能，同时结构简单，所用晶体管数目少，不会带来延时的增加。具有这些性能的优势使得其适合应用于低功耗数字大规模集成电路中。