半导体存储器

摘要

半导体存储器，包括第一存储单元，连接在通过第一地址存取的第一字线与反相位线之间；第二存储单元，连接在通过第二地址存取的第二字线与位线之间；第一型检测放大器，串接在该位线与该反相位线之间，如果在第一启动信号上施加第一电压，使第一型第一MOS晶体管检测该反相位线及第一型第二MOS晶体管检测该位线、第二型第一检测放大器，串接在该位线与该反相位线之间，其中第二型第一MOS晶体管的检测能力比第二型第二MOS晶体管好；以及第二型第二检测放大器，其串接在该位线与该反相位线之间，其中第二型第四MOS晶体管的检测能力比第二型第三MOS晶体管好。本发明可通过延长刷新周期，降低刷新操作的电源消耗。

权利要求

1.一种检测放大器，包括：

一对检测位线；

一第一MOS检测放大器，其中含有被配置为具有不同阈值电压的一第一对第一导电性型MOS晶体管，电连接在所述检测位线对之间；以及被配置为具有不同阈值电压的一第二对第一导电性型MOS晶体管，电连接在所述检测位线对之间；以及一第二MOS检测放大器，其中含有一第一对第二导电性型MOS晶体管，电连接在所述检测位线对之间，其中所述第一对第二导电性型MOS晶体管被配置为具有相同阈值电压。

2.一种检测放大器，包括：

一对检测位线；

一第一MOS检测放大器，其中含有被配置为具有不同阈值电压的一第一对第一导电性型MOS晶体管，电连接在所述检测位线对之间；以及被配置为具有不同阈值电压的一第二对第一导电性型MOS晶体管，电连接在所述检测位线对之间；以及一第二MOS检测放大器，其中含有一第一对第二导电性型MOS晶体管，电连接在所述检测位线对之间，其中所述第一对第二导电性型MOS晶体管被配置为具有不同阈值电压，并且所述第二MOS检测放大器还包括一第二对第二导电性型MOS晶体管，电连接在所述检测位线对之间，并配置成有不同阈值电压。

3.根据权利要求1的检测放大器，其中第一和第二MOS检测放大器分别为NMOS和PMOS检测放大器，或分别为PMOS和NMOS检测放大器。

4.根据权利要求2的检测放大器，还包括：

一第一检测放大器启动线，电连接到该第一对第一导电性型MOS晶体管的源极；

一第二检测放大器启动线，电连接到该第二对第一导电性型MOS晶体管的源极；

一第三检测放大器启动线，电连接到该第一对第二导电性型MOS晶体管的源极；

一第四检测放大器启动线，电连接到该第二对第二导电性型MOS晶体管的源极；

一控制器，在放大在该检测位线对之间形成的一差分电压的操作期间，将其配置成独立驱动第一、第二、第三和第四检测放大器启动线。

5.一种半导体存储器，包括：

一第一存储单元，连接在一由第一地址存取的第一字线与一反相位线之间；

一第二存储单元，连接在一由第二地址存取的第二字线与一位线之间；

包括一第一型第一MOS晶体管和一第一型第二MOS晶体管的一第一型检测放大器，串接在该位线与该反相位线之间，且如果施加一第一电压的一第一启动信号，则使该第一型第一MOS晶体管来检测该反相位线、以及该第一型第二MOS晶体管来检测该位线。

包括一第二型第一MOS晶体管和一第二型第二MOS晶体管的一第二型第一检测放大器，串接在该位线与该反相位线之间，且如果施加一第二电压的一第二启动信号，则使该第二型第一MOS晶体管来检测该反相位线、以及该第二型第二MOS晶体管来检测该位线，其中该第二型第一MOS晶体管的阈值电压比该第二型第二MOS晶体管的阈值电压低；以及包括一第二型第三MOS晶体管和一第二型第四MOS晶体管的一第二型第二检测放大器，串接在该位线与该反相位线之间，且如果施加该第二电压的一第三启动信号，则使该第二型第三MOS晶体管来检测该反相位线、以及该第二型第四MOS晶体管来检测该位线，其中该第二型第四MOS晶体管的阈值电压比该第二型第三MOS晶体管的阈值电压低，其中该第一型晶体管为一PMOS晶体管，且该第二型晶体管为一NMOS晶体管。

6.根据权利要求5的半导体存储器，其中若选择第一字线，则第一型检测放大器和第二型第一检测放大器在第二型第二检测放大器工作之前工作，且若选择第二字线，则第一型检测放大器和第二型第二检测放大器在第二型第一检测放大器工作之前工作。

7.根据权利要求5的半导体存储器，其中若选择第一字线，则只有第一型检测放大器和第二型第一检测放大器工作，且若选择第二字线，则只有第一型检测放大器和第二型第二检测放大器工作。

8.根据权利要求5的半导体存储器，其中第一电压为一电源电压，且第二电压为一地电压。

9.一种半导体存储器，包括：

一第一存储单元，连接在一由第一地址存取的第一字线与一反相位线之间；

一第二存储单元，连接在一由第二地址存取的第二字线与一位线之间；

包括一第一型第一MOS晶体管和一第一型第二MOS晶体管的一第一型第一检测放大器，串接在该位线与该反相位线之间，且如果施加一第一电压的一第一启动信号，则使该第一型第一MOS晶体管来检测该反相位线、以及该第一型第二MOS晶体管来检测该位线，其中该第一型第一MOS晶体管的阈值电压比该第一型第二MOS晶体管的阈值电压高；

包括一第一型第三MOS晶体管和一第一型第四MOS晶体管的一第一型第二检测放大器，串接在该位线与该反相位线之间，且如果施加该第一电压的一第二启动信号，则使该第一型第三MOS晶体管来检测该反相位线、以及该第一型第四MOS晶体管来检测该位线，其中该第一型第四MOS晶体管的阈值电压比该第一型第三MOS晶体管的阈值电压高；以及包括一第二型第一MOS晶体管和一第二型第二MOS晶体管的一第二型检测放大器，串接在该位线与该反相位线之间，且如果施加一第二电压的一第三启动信号，则使该第二型第一MOS晶体管来检测该反相位线、以及该第二型第二MOS晶体管来检测该位线，其中该第一型晶体管为一PMOS晶体管，且该第二型晶体管为一NMOS晶体管。

10.根据权利要求9的半导体存储器，其中若选择第一字线，则第一型第一检测放大器和第二型检测放大器在第一型第二检测放大器工作之前工作，且若选择第二字线，则第一型第二检测放大器和第二型检测放大器在第一型第一检测放大器工作之前工作。

11.根据权利要求9的半导体存储器，其中若选择第一字线，则只有第一型第一检测放大器和第二型检测放大器工作，且若选择第二字线，则只有第一型第二检测放大器和第二型检测放大器工作。

12.根据权利要求9的半导体存储器，其中第一电压为一电源电压，且第二电压为一地电压。

13.一种半导体存储设备，包括：

一第一存储单元，其连接在一通过一第一地址存取的第一字线与一反相位线之间；

一第二存储单元，其连接在一通过一第二地址存取的第二字线与一位线之间；

包括一第一型第一MOS晶体管和一第一型第二MOS晶体管的一第一型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第一启动信号上施加一第一电压，使该第一型第一MOS晶体管检测该反相位线及该第一型第二MOS晶体管检测该位线，其中该第一型第一MOS晶体管的阈值电压比该第一型第二MOS晶体管的阈值电压低；

包括一第一型第三MOS晶体管和一第一型第四MOS晶体管的一第一型第二检测放大器，其串接在该位线与该反相位线之间，且如果在一第二启动信号上施加一第二电压，使该第一型第三MOS晶体管检测该反相位线及该第一型第四MOS晶体管检测该位线，其中该第一型第四MOS晶体管的阈值电压比该第一型第三MOS晶体管的阈值电压低；

包括一第二型第一MOS晶体管和一第二型第二MOS晶体管的一第二型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第三启动信号上施加一第一电压，使该第二型第一MOS晶体管检测该反相位线及该第二型第二MOS晶体管检测该位线，其中该第二型第一MOS晶体管的阈值电压比该第二型第二MOS晶体管的阈值电压高；以及包括一第二型第三MOS晶体管和一第二型第四MOS晶体管的一第二型第二检测放大器，其串接在该位线与该反相位线之间，且如果在一第四启动信号上施加该第二电压，使该第二型第三MOS晶体管检测该反相位线及该第二型第四MOS晶体管检测该位线，其中该第二型第四MOS晶体管的阈值电压比该第二型第三MOS晶体管的阈值电压高。

14.根据权利要求13的半导体存储设备，其中第一型晶体管是PMOS晶体管，并且第二型晶体管是NMOS晶体管。

15.根据权利要求13的半导体存储设备，其中如果选择了第一字线，则第一型第一检测放大器和第二型第一检测放大器在第一型第二检测放大器和第二型第二检测放大器操作前操作；以及如果选择了第二字线，则第一型第二检测放大器和第二型第二检测放大器在第一型第一检测放大器和第二型第一检测放大器操作前操作。

16.根据权利要求13的半导体存储设备，其中如果选择了第一字线，则仅第一型第一检测放大器和第二型第一检测放大器操作，而如果选择了第二字线，则仅第一型第二检测放大器和第二型第二检测放大器操作。

17.根据权利要求13的半导体存储设备，其中第一电压是电源电压，而第二电压是地电压。

说明书

半导体存储器

技术领域

[0001] 本发明涉及一种半导体存储器，特别是涉及执行刷新操作的半导体存储器以及检测其位线的方法。

[0002] 背景技术

[0003] 通常，动态半导体存储器中的动态存储单元包括一晶体管和一电容器，以存储一位数据。电容器中存储的高电平数据会随时间流逝而消失。因此，要维持数据，应在电容器中存储的高电平数据消失之前，定期执行刷新操作。

[0004] 在动态半导体存储器的刷新操作中，若根据刷新地址选择字线，将在所选字线间连接的存储单元中存储的高电平数据和连接到所选字线的存储单元位线电荷即预充电电平之间执行电荷共用操作。其后，位线检测放大器工作，以检测并将一对位线放大到电源电压电平和地电压电平。

[0005] 图1是表示传统半导体存储器结构的方框图。存储单元阵列100包括一结合区CJ、一检测放大器区SA、一子字线驱动器区SWD、以及一子存储单元阵列块SMCA。子字线驱动器区SWD排列在子存储单元阵列块SMCA的上下方，检测放大器区SA排列在子存储单元阵列块SMCA的两侧，且结合区CJ排列在子字线驱动器区SWD与检测放大器SA的交叉区。图1只表示存储单元阵列100的部分结构。

[0006] 字线选择信号PX1和PX2排列在子存储单元阵列块SMCA的左侧，并在横越结合区CJ和检测放大器区SA的方向上，且字线选择信号PX3和PX4排列在子存储单元阵列块SMCA的右侧，并在横越结合区CJ和检测放大器区SA的方向上。主字线选择信号NWE1，...排列在横越子字线驱动器区SWD和子存储单元阵列块SMCA的方向上，且子字线SWD1到SWD4排列在子存储单元阵列块SMCA中与主字线选择信号NWE1相同的方向上。阵列位线对(如ABL1，ABL1B)排列在与子字线SWL1到SWL4垂直的方向上，且检测位线对(如SBL1，SBL1B)位于左右阵列位线对之间。

[0007] 位线分隔门ISOG1排列在每个左阵列位线对(如ABL1，ABL1B)以及每个检测位线对(如SBL1，SBL1B)之间，且位线分隔门ISOG2排列在每个右阵列位线对(如ABL1，ABL1B)以及每个检测位线对(如SBL1，SBL1B)之间，且预充电电路PRE1排列在每个左阵列位线对(如ABL1，ABL1B)之间。预充电电路PRE2排列在每个右阵列位线对(如ABL1，ABL1B)之间，PMOS检测放大器PSA和NMOS检测放大器NSA排列在每个检测放大器位线对(如SBL1，SBL1B)之间，且I/O门IOG排列在每个检测放大器位线对(如SBL1，SBL1B)以及I/O线对IO1，IO1B之间。每个位线分隔门ISOG1和ISOG2包括NMOS晶体管N3和N4，PMOS检测放大器包括PMOS晶体管P1和P2，且NMOS检测放大器包括NMOS晶体管N1和N2。 [0008] 图1中，将2位最低有效位(″LSB″)的行地址解码以产生字线选择信号PX1到PX4，将除这2位LSB之外的其他位的行地址解码以产生主字线选择信号(如NWE1)，且将每个字线选择信号PX1到PX4和主字线选择信号NWE1进行组合以选择子字线SWL1到SWL4。以相同方式将每个字线选择信号PX1到PX4和其他每个字线选择信号(未示出)进行组合以选择其对应的4条子字线。

[0009] 子存储单元阵列块SMCA中的存储单元包括存储单元MC1到MC4，每个含一晶体管N和一电容器C，且存储单元MC1连接在子字线SWL1和反相位线BL1B之间，存储单元MC2连接在子字线SWL2和位线BL1之间，存储单元MC3连接在子字线SWL3和位线BL1之间，和存储单元MC4连接在子字线SWL4和反相位线BL1B之间。未示出的存储单元以上述相同方式连接和排列。

[0010] 下面解释图1的半导体存储器的各个部分的功能。每个预充电电路PRE1和PRE2在预充电操作期间将阵列位线对ABL1，ABL1B预充电到一预充电电压VBL电平。如果在预充电操作期间施加位线分隔控制信号ISO1和ISO2，则每个位线分隔门ISOG1和ISOG2接通以连接阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B，且在读操作、写操作和刷新操作期间，如果选择左侧子存储单元阵列块SMCA，从而施加高电压电平的位线分隔控制信号ISO1，则连接左侧阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B，如果选择右侧子存储单元阵列块SMCA，从而施加高电压电平的位线分隔控制信号ISO2，则连接右侧阵列位线对ABL1，ABL1B和检测位线对 SBL1，SBL1B。如果施加电源电压VCC的电平信号LA，则PMOS检测放大器PSA检测低电平的检测位线SBL1或反相检测位线SBL1B信号，并将它放大到电源电压VCC电平，且如果施加地电压电平的信号LAB，则NMOS检测放大器NSA检测高电平的检测位线SBL1或反相检测位线SBL1B信号，并将它放大到地电压电平。响应于列选择信号(未示出)I/O门IOG接通以在检测位线对SBL1，SBL1B和I/O线对IO1，IO1B之间传输数据。

[0011] 图2表示产生信号LA，LAB的电路结构。图2的电路包括一控制器10、一PMOS晶体管P3、以及一NMOS晶体管N5。下面解释图3中各部分的功能。若施加工作(active)命令ACT或刷新命令REF，控制器10产生低电平和高电平的第一和第二位线检测放大器启动(enable)控制信号LAPG，LANG。PMOS晶体管P3响应于低电平的第一位线检测放大器启动控制信号LAPG产生电源电压VCC电平的信号LA。NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生地电压VSS电平的信号LAB。

[0012] 图3是表示图1半导体存储器的刷新操作时序图。图3示出了在存储单元MC1中存储高电平数据、将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平、施加刷新命令REF从而选择子字线SWL1情况时的操作。

[0013] 若选择子字线SWL1，则子字线SWL1的电平逐渐增大，在选择子字线SWL1后的预定时间过去后，存储单元MC1中的NMOS晶体管N导通，从而在电容器C的电荷和反相阵列位线ABL1B的预充电电平之间执行电荷共用操作。此时，由于位线分隔门ISOG1最好完全导通，使反相阵列位线ABL1B和反相检测位线SBL1B变为相同的电平。若电荷共用操作期间T通过电荷共用操作使反相阵列位线ABL1B和反相检测位线SBL1B的电压增加一电压ΔV，则产生电源电压VCC电平和地电压VSS电平的第一和第二位线检测放大器启动控制信号LA和LAB。因此，使NMOS晶体管N1栅极和源极之间的电压大于NMOS晶体管N1的阈值电压，从而使NMOS晶体管N1导通，由此降低检测位线SBL1的电压。因此，使PMOS晶体管P2栅极和源极之间的电压大于PMOS晶体管P2的阈值电压，从而使PMOS晶体管P2导通，由此增加反相检测位线SBL1B的电压。因此，将检测位线SBL1放大到地电压VSS电平，且将反相检测位线SBL1B放大到电源电压 VCC电平。

[0014] 尽管未示出，在存储单元MC1中存储低电平数据、且选择子字线SWL1的情况下，执行电荷共用操作以将反相检测位线SBL1B的电压降低一电压ΔV。其后，如果施加电源电压VCC电平的信号LA、地电压VSS的信号LAB，则PMOS晶体管P1和NMOS晶体管N2导通，以将反相检测位线SBL1B的电压放大到地电压电平，并将检测位线SBL1的电压放大到电源电压VCC电平。

[0015] 在上述传统半导体存储器的位线检测放大器中，由于将PMOS晶体管P1和P2的阈值电压设计为相等，且将NMOS晶体管N1和N2的阈值电压设计为相等，因此PMOS晶体管P1的检测反相检测位线SBL1B上的低电平数据的能力与PMOS晶体管P2的检测检测位线SBL1上的低电平数据的能力相等，且NMOS晶体管N1的检测反相检测位线SBL1B上的高电平数据的能力与NMOS晶体管N2的检测检测位线SBL1上的高电平数据的能力相等。 [0016] 通常，刷新操作的刷新周期取决于位线检测放大器的检测能力和存储单元中存储的高电平数据的放电时间。即，为使位线检测放大器执行检测操作，在存储单元中存储的高电平数据完全放电之前，在电荷共用操作期间T，执行电荷共用操作，因此应使检测位线(或反相检测位线)的电压比预充电电压VBL增大一电压ΔV。在刷新周期间隔，对相同字线执行刷新操作，且由于刷新周期短，更使电源消耗增大。刷新周期与位线检测放大器检测高电平数据的能力密切相关。若存储单元维持高电平数据的能力极好，可将刷新周期设置得长些。可是，存储单元维持高电平数据的能力有限，且由于设计半导体存储器时刷新周期是根据存储单元维持高电平数据的最差能力设置的，因此加大刷新周期受到的限制。 [0017] 可是，如果半导体存储器的位线检测放大器检测高电平数据的能力极好，即所设计的位线检测放大器能检测到检测位线(或反相检测位线)上的很小的电压电平变化，则可将刷新周期设置得长些。

发明内容

[0018] 本发明实施例包括配置检测放大器以检测并放大在一对检测位线两端形成的相对小的差分信号。根据这些实施例，所提供的检测放大器包含 数个MOS检测放大器。这些MOS检测放大器包括一第一MOS检测放大器，其中含有一第一对第一导电性型MOS晶体管，越过一检测位线对电连接。将该第一对第一导电性型MOS晶体管配置成有不同阈值电压，从而获得增强的检测在检测位线上相对小差分电压的能力。此外，第一对MOS晶体管可支持不同的阈值电压偏置。可通过独立控制检测和放大操作期间MOS晶体管的衬底端偏置电平来获得不同的阈值电压偏置。这些MOS检测放大器还包括一第二MOS检测放大器，其中含有一第一对第二导电性型MOS晶体管，越过一检测位线对电连接。在某些实施例中，第一MOS检测放大器为一NMOS检测放大器，且第二MOS检测放大器为一PMOS检测放大器，或反之。

[0019] 根据本发明的其他实施例，第一MOS检测放大器还包括一第二对第一导电性型MOS晶体管，越过一检测位线对电连接。还将该第二对MOS晶体管配置成含有不同阈值电压。类似地，将第一对第二导电性型MOS晶体管配置成含有不同阈值电压或支持不同阈值电压偏置。

[0020] 本发明的其他实施例中包括一第一MOS检测放大器，其中含有一对第一导电性型MOS晶体管，越过一检测位线对电连接。首先，提供第二和第三检测放大器启动线。第一检测放大器启动线通过电路连接到一对第一导电性型MOS晶体管的源极。可是，要支持不同阈值电压偏置，第二检测放大器启动线通过电路连接到一对第一导电性型MOS晶体管中第一个的衬底极，且第三检测放大器启动线通过电路连接到一对第一导电性型MOS晶体管中第二个的衬底极。还提供一控制器/驱动器。在放大越过一检测位线对形成的一差分电压的操作期间，将该控制器配置成独立驱动第一、第二和第三检测放大器启动线。 [0021] 本发明其他实施例包括一第一MOS检测放大器，其中含有第一和第二第一导电性型MOS晶体管。第一MOS晶体管具有一第一阈值电压，漏极电连接到一对检测位线中的第一个，且栅极电连接到这对检测位线中的第二个。第二MOS晶体管有一第二阈值电压，其不等于第一阈值电压，漏极电连接到一对检测位线中的第二个，且栅极电连接到这对检测位线中的第一个。还可提供一第二MOS检测放大器。第二MOS检测放大器中含有第三和第四第一导电性型MOS晶体管。第三MOS晶体管具有第二阈值电压，漏极电连接到这对检测位线中的第一个，且栅极电连接到这对检测位 线中的第二个。第四MOS晶体管具有第一阈值电压，漏极电连接到这对检测位线中的第二个，且栅极电连接到这对检测位线中的第一个。 [0022] 本发明实施例还包括一半导体存储器。该存储器包括一第一存储单元，其连接在一通过一第一地址存取的第一字线与一反相位线之间、一第二存储单元，其连接在一通过一第二地址存取的第二字线与一位线之间；一第一型检测放大器，其串接在该位线与该反相位线之间，且如果在一第一启动信号上施加一第一电压，使一第一型第一MOS晶体管检测该反相位线及一第一型第二MOS晶体管检测该位线、一第二型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第二启动信号上施加一第二电压，使一第二型第一MOS晶体管检测该反相位线及一第二型第二MOS晶体管检测该位线，其中第二型第一MOS晶体管的检测能力比第二型第二MOS晶体管好；以及一第二型第二检测放大器，其串接在该位线与该反相位线之间，且如果在一第三启动信号上施加该第二电压，使一第二型第三MOS晶体管检测该反相位线及一第二型第四MOS晶体管检测该位线，其中第二型第四MOS晶体管的检测能力比第二型第三MOS晶体管好。

[0023] 第一型晶体管为PMOS晶体管，且第二型晶体管为NMOS晶体管。第二型第一MOS晶体管的阈值电压比第二型第二MOS晶体管的阈值电压低，且第二型第四MOS晶体管的阈值电压比第二型第三MOS晶体管的阈值电压低。若选择第一字线，则第一型检测放大器和第二型第一检测放大器在第二型第二检测放大器工作之前工作，且若选择第二字线，则第一型检测放大器和第二型第二检测放大器在第二型第一检测放大器工作之前工作。若选择第一字线，则第一型检测放大器和第二型第一检测放大器工作，且若选择第二字线，则第一型检测放大器和第二型第二检测放大器工作。第一电压可为电源电压，且第二电压可为地电压。

[0024] 根据另一实施例，一存储器包括一第一存储单元，其连接在一通过一第一地址存取的第一字线与一反相位线之间；一第二存储单元，其连接在一通过一第二地址存取的第二字线与一位线之间；一第一型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第一启动信号上施加一第一电压，使一第一型第一MOS晶体管检测该反相位线及一第一型第二MOS晶体管检测该位线，其中第一型第二MOS晶体管的检测能力比第一型第一MOS晶体管强；一第一型第二检测放大器，其串接在该位线与该反相位线 之间，且如果在一第二启动信号上施加该第一电压，使一第一型第三MOS晶体管检测该反相位线及一第一型第四MOS晶体管检测该位线，其中第一型第三MOS晶体管的检测能力比第一型第四MOS晶体管强；以及一第二型检测放大器，其串接在该位线与该反相位线之间，且如果在一第三启动信号上施加一第二电压，使一第二型第一MOS晶体管检测该反相位线及一第二型第二MOS晶体管检测该位线。第一型晶体管为PMOS晶体管，且第二型晶体管为NMOS晶体管。第一型第一MOS晶体管的阈值电压比第一型第二MOS晶体管的阈值电压高，且第一型第四MOS晶体管的阈值电压比第一型第三MOS晶体管的阈值电压高。若选择第一字线，则第一型第一检测放大器和第二型检测放大器在第一型第二检测放大器工作之前工作，且若选择第二字线，则第一型第二检测放大器和第二型检测放大器在第一型第一检测放大器工作之前工作。若选择第一字线，则第一型第一检测放大器和第二型检测放大器工作，且若选择第二字线，则第一型第二检测放大器和第二型检测放大器工作。第一电压可为电源电压，且第二电压可为地电压。

[0025] 根据本发明另一实施例，一存储器包括一第一存储单元，其连接在一通过一第一地址存取的第一字线与一反相位线之间；一第二存储单元，其连接在一通过一第二地址存取的第二字线与一位线之间；一第一型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第一启动信号上施加一第一电压，使一第一型第一MOS晶体管检测该反相位线及一第一型第二MOS晶体管检测该位线，其中第一型第二MOS晶体管的检测能力比第一型第一MOS晶体管强；一第一型第二检测放大器，其串接在该位线与该反相位线之间，且如果在一第二启动信号上施加一第二电压，使一第一型第三MOS晶体管检测该反相位线及一第一型第四MOS晶体管检测该位线，其中第一型第三MOS晶体管的检测能力比第一型第四MOS晶体管强；一第二型第一检测放大器，其串接在该位线与该反相位线之间，且如果在一第三启动信号上施加该第一电压，使一第二型第一MOS晶体管检测该反相位线及一第二型第二MOS晶体管检测该位线，其中第二型第一MOS晶体管的检测能力比第二型第二MOS晶体管强；以及一第二型第二检测放大器，其串接在该位线与该反相位线之间，且如果在一第四启动信号上施加该第二电压，使一第二型第三MOS晶体管检测该反相位线及一第二型第四MOS晶 体管检测该位线，其中第二型第四MOS晶体管的检测能力比第二型第三MOS晶体管强。第一型晶体管为PMOS晶体管，且第二型晶体管为NMOS晶体管。 [0026] 第一型第一MOS晶体管的阈值电压比第二型第二MOS晶体管的阈值电压低，且第一型第四MOS晶体管的阈值电压比第一型第三MOS晶体管的阈值电压低，第二型第一MOS晶体管的阈值电压比第二型第二MOS晶体管的阈值电压高，且第二型第四MOS晶体管的阈值电压比第二型第三MOS晶体管的阈值电压高。

[0027] 若选择第一字线，则第一型第一检测放大器和第二型第一检测放大器在第一型第二检测放大器和第二型第二检测放大器工作之前工作，且若选择第二字线，则第一型第二检测放大器和第二型第二检测放大器在第一型第一检测放大器和第二型第一检测放大器工作之前工作。

附图说明

[0028] 图1是表示传统半导体存储器结构的方框图；

[0029] 图2表示产生信号LA，LAB的电路结构；

[0030] 图3是表示图1的半导体存储器的刷新操作时序图；

[0031] 图4是表示根据本发明第一实施例的半导体存储器结构的方框图； [0032] 图5表示产生图4中信号LA，LAB的电路结构；

[0033] 图6是表示图4半导体存储器的刷新操作时序图；

[0034] 图7是表示根据本发明第二实施例的半导体存储器的方框图；

[0035] 图8表示产生图7中信号LAi，LAj，LAB的电路图；

[0036] 图9是表示图7半导体存储器的刷新操作时序图；

[0037] 图10是表示根据本发明第三实施例的半导体存储器的方框图； [0038] 图11表示产生图10中信号LAi，LAj，LABi，LABj的电路图；

[0039] 图12是表示图10的半导体存储器的刷新操作时序图；

[0040] 图13是表示根据本发明第四实施例的半导体存储器的方框图； [0041] 图14表示产生图1 3中信号LA，LAB，LAB1，LAB2的电路图；

[0042] 图15是表示图13的半导体存储器的刷新操作时序图；

[0043] 图16是表示根据本发明第五实施例的半导体存储器结构的方框图； [0044] 图17表示产生图16中信号LA，LAB，LA1，LA2的电路图；

[0045] 图18是表示图16的半导体存储器的刷新操作时序图；

[0046] 图19是表示根据本发明第六实施例的半导体存储器结构的方框图； [0047] 图20表示产生图19中信号LA，LAB，LA1，LA2，LAB1，LAB2的电路图； [0048] 图21是表示图19的半导体存储器的刷新操作时序图。

[0049] 具体实施方式

[0050] 现在将参照附图中表示的本发明优选实施例，更全面地描述本发明。然而，本发明可体现为不同形式，且不应认为仅限制在这里提出的实施例中。相反，提供这些实施例是为了使本发明更全面和完整，且将本发明的范围完全传达给本领域的技术人员。此外，术语“第一导电性型”和“第二导电性型”指相反导电性类型，如N或P型，可是，这里描述及图示的每个实施例也都包括其补充实施例。

[0051] 本发明中的相同标号指同一部件，且可用相同的标记字符表示信号线及其上的信号。也可对信号作同步和/或进行简单布尔操作(如反相)，而不认为是不同信号。 [0052] 图4是表示根据本发明第一实施例的半导体存储器结构的方框图。以一第一NMOS检测放大器NSAi和一第二NMOS检测放大器NSAj取代NMOS检测放大器NSA。第一NMOS检测放大器NSAi包括NMOS晶体管N6和N7，且第二NMOS检测放大器NSAj包括NMOS晶体管N8和N9。NMOS晶体管N6的阈值电压比NMOS晶体管N7低，且NMOS晶体管N9的阈值电压比NMOS晶体管N8低，但是将PMOS晶体管P1和P2设计成有相同的阈值电压。图1和4中的相同标号代表相同部分和相同功能，因此省略了对它们所作的描述。 [0053] 存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或SWL4，执行电荷共用操作。之后，若施加电源电压VCC电平的信号LA和地电压VSS电平的信号LABi，由于NMOS晶体管N6的阈值电压比NMOS晶体管N7低，即使反相检测位线SBL1B的电压升高一点，NMOS晶体管N6栅极和源极之间电压差变为大于NMOS晶体管N6的阈值电压，从而使NMOS晶体管N6导通以降低检测位线SBL1的电压。相应地，使PMOS晶体管P2栅极和源极之间的电压大于PMOS晶体管P2的阈 值电压，从而使PMOS晶体管P2导通，以增加反相检测位线SBL1B的电压。之后，如果施加地电压VSS电平的信号LABj，则NMOS检测放大器NSAj中的NMOS晶体管N8导通，从而由NMOS晶体管N6和N8共同将检测位线SBL1放大到地电压VSS电平。PMOS晶体管P2将反相检测位线SBL 1B放大到电源电压VCC电平。

[0054] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或子字线SWL3，执行电荷共用操作。之后，若施加电源电压VCC电平的信号LA和地电压VSS电平的信号LABj，由于NMOS晶体管N9的阈值电压比NMOS晶体管N8低，即使检测位线SBL1的电压升高一点，NMOS晶体管N9栅极和源极之间电压差变为大于NMOS晶体管N9的阈值电压，从而使NMOS晶体管N9导通以降低反相检测位线SBL1B的电压。因此，使PMOS晶体管P1栅极和源极之间的电压差大于PMOS晶体管P1的阈值电压，从而使PMOS晶体管P1导通，以增加检测位线SBL1的电压。之后，如果施加地电压VSS电平的信号LABi，则NMOS晶体管N7导通，从而由NMOS晶体管N7和N9共同将检测位线SBL1拉到地电压VSS电平。PMOS晶体管P1使反相检测位线SBL1B变为电源电压VCC电平。

[0055] 图5表示产生图4中信号LA，LAB的电路结构图。图5的电路包括一控制器20、一PMOS晶体管P3、以及NMOS晶体管N10和N11。若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位最低有效位(″LSB″)，即行地址A0，A1的2位LSB为″00″或″11″，则控制器20产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPG和LANGi。PMOS晶体管P3响应于低电平的第一位线检测放大器启动控制信号LAPG产生电源电压VCC电平的信号LA。NMOS晶体管N10响应于高电平的第二位线检测放大器启动控制信号LANGi产生地电压VSS电平的信号LABi。其后，产生高电平的第三位线检测放大器启动控制信号LANGj。NMOS晶体管N11响应于高电平的第三位线检测放大器启动控制信号LANGj产生地电压VSS电平的信号LABj。

[0056] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位最低有效位(″LSB″)，即行地址A0，A1的2位LSB为″01″或″10″，则控制器20产生低电平和高电平的第一和第三位线检测放大器启 动控制信号LAPG和LANGj。PMOS晶体管P3响应于低电平的第一位线检测放大器启动控制信号LAPG产生电源电压VCC电平的信号LA。NMOS晶体管N11响应于高电平的第三位线检测放大器启动控制信号LANGj产生地电压VSS电平的信号LABj。其后，产生高电平的第二位线检测放大器启动控制信号LANGi。NMOS晶体管N10响应于高电平的第二位线检测放大器启动控制信号LANGi产生地电压VSS电平的信号LABi。

[0057] 图6是表示图4半导体存储器的刷新操作时序图。在与图3相同条件下执行该刷新操作。电荷共用操作期间T的操作与图3的时序图相同。这里，由于将刷新周期设置得长，在电荷共用操作期间T，将反相阵列位线ABL1B和反相检测位线SBL1B的电平提升一电压Δv。图6中的电压Δv电平比图3中的电压Δv低。

[0058] 若电荷共用操作期间T通过电荷共用操作使反相阵列位线ABL1B和反相检测位线SBL1B的电压增加一电压Δv，则产生电源电压VCC电平和地电压VSS电平的第一和第二位线检测放大器启动控制信号LA和LABi。响应于反相检测位线SBL1B的电压，NMOS晶体管N6导通，以降低检测位线SBL1上的电平，且响应于检测位线SBL1的电压，PMOS晶体管P2导通，以增加反相检测位线SBL1B上的电平。其后，产生地电压VSS电平的第三位线检测放大器启动控制信号LANGj。PMOS检测放大器PSA以及NMOS检测放大器NSAi和NSAj执行检测操作以将反相阵列位线ABL1B和反相检测位线SBL1B的电压放大到电源电压VCC电平，且将阵列位线ABL1和检测位线SBL1的电压放大到地电压VSS电平。

[0059] 尽管未示出来，若在存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平的状态下，施加刷新命令REF，从而选择子字线SWL2，产生信号LA和LABj，且之后产生信号LABi。

[0060] 如上所述，在选择存储单元MC1和MC4的情况下，即使由于NMOS晶体管N6的阈值电压比NMOS晶体管N7低，使反相检测位线SBL1B的电平值有小的改变Δv，根据本发明第一实施例的半导体存储器的位线检测放大器可执行检测操作。在选择存储单元MC2和MC3的情况下，即使由于NMOS晶体管N9的阈值电压比NMOS晶体管N8低，使检测位线SBL1的电平值有小的改变Δv，也能执行检测操作。即，对高电平数据而言，使NMOS 晶体管N6比NMOS晶体管N7有更强的检测能力，且对高电平数据而言，使NMOS晶体管N9比NMOS晶体管N8有更强的检测能力，从而改进位线检测放大器对高电平数据的检测能力，以使刷新周期延长。

[0061] 已针对在施加一地电压电平的信号LABi/LABj之后、又施加地电压VSS电平的信号LABj/LABi的情况，对根据本发明第一实施例半导体存储器的操作作了解释。但是，也可在施加一地电压VSS电平的信号LABi/LABj之后，再施加一浮动状态的信号LABj/LABi。因此，不是所有实施例中都要操作NMOS检测放大器NSAi和NSAj。

[0062] 图7是表示根据本发明第二实施例的半导体存储器的方框图。以一第一PMOS检测放大器PSAi和一第二PMOS检测放大器PSAj取代PMOS检测放大器PSA。第一PMOS检测放大器PSAi包括PMOS晶体管P6和P7，且第二检测放大器PSAj包括PMOS晶体管P4和P5。第二实施例中的NMOS和PMOS检测放大器数是第一实施例中的2倍。PMOS晶体管P5的阈值电压比PMOS晶体管P4大，且PMOS晶体管P6的阈值电压比PMOS晶体管P7大，且将NMOS晶体管N1和N2设计成有相同的阈值电压。

[0063] 图1和7中的相同标号代表相同部分和相同功能，因此省略了对它们所作的描述。若存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或子字线SWL4，执行电荷共用操作。之后，若施加电源电压VCC电平的信号LAi和地电压VSS电平的信号LAB，由于PMOS晶体管P6的阈值电压比PMOS晶体管P7高，如果施加电源电压VCC电平的信号LAi，PMOS晶体管P7栅极和源极之间电压差变为大于PMOS晶体管P7的阈值电压，从而使PMOS晶体管P7导通以将反相检测位线SBL1B的电压放大到电源电压VCC电平。因此，使NMOS晶体管N1栅极和源极之间的电压差变为大于NMOS晶体管N1的阈值电压，从而使NMOS晶体管N1导通，以将检测位线SBL1的电压放大到地电压VSS电平。之后，如果施加电源电压VCC电平的信号LAj，PMOS晶体管P5导通，从而由PMOS晶体管P5和P7共同将反相检测位线SBL1B放大到电源电压VCC电平。

[0064] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或子字线SWL3，则执行电荷共用操作。之后，若施加电源电压VCC电平的信号LAj和地电压VSS电平的信号LAB，则PMOS晶体管P4导通以将反相检测位线SBL1B的电压放大到电源电压VCC 电平。NMOS晶体管N2导通以将检测位线SBL1的电压放大到地电压VSS电平。之后，如果施加电源电压VCC电平的信号LAi，则PMOS晶体管P6导通，从而由PMOS晶体管P4和P6共同将反相检测位线SBL1B放大到电源电压VCC电平。

[0065] 图8表示产生图7中信号LAi，LAj，LAB的电路图。图8的电路包括一控制器30、PMOS晶体管P8和P9、以及一NMOS晶体管N5。若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″00″或″11″，则控制器30产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPGi和LANG。PMOS晶体管P8响应于低电平的第一位线检测放大器启动控制信号LAPGi产生电源电压VCC电平的信号LAi。NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生地电压VSS电平的信号LAB。其后，产生低电平的第三位线检测放大器启动控制信号LANGj。PMOS晶体管P9响应于低电平的第三位线检测放大器启动控制信号LAPGj产生电源电压VCC电平的信号LAj。

[0066] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″01″或″10″，则控制器30产生低电平和高电平的第二和第三位线检测放大器启动控制信号LANG和LAPGj。PMOS晶体管P9响应于低电平的第三位线检测放大器启动控制信号LAPGj产生电源电压VCC电平的信号LAj。NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生地电压VSS电平的信号LAB。其后，产生低电平的第一位线检测放大器启动控制信号LAPGi。PMOS晶体管P8响应于低电平的第一位线检测放大器启动控制信号LAPGi产生电源电压VCC电平的信号LAi。 [0067] 图9是表示图7半导体存储器的刷新操作时序图。在与图3相同条件下执行该刷新操作。电荷共用操作期间T的操作与图6的时序图相同。若电荷共用操作期间T通过电荷共用操作使反相阵列位线ABL1B和反相检测位线SBL1B的电压增加一电压ΔV，则产生电源电压VCC电平和地电压VSS电平的第一和第二位线检测放大器启动控制信号LAi和LAB。通过检测检测位线SBL1的电压使PMOS晶体管P7导通，以增加反相检测位线SBL1B上的电平，且通过检测反相检测位线SBL1B的电压使NMOS晶体管N1导 通，以降低检测位线SBL1上的电平。其后，产生电源电压VCC电平的第三位线检测放大器启动控制信号LAj。PMOS检测放大器PSAi和PSAj以及NMOS检测放大器NSA执行检测操作以将反相阵列位线ABL1B和反相检测位线SBL1B的电压放大到一电源电压VCC电平，且将阵列位线ABL1和检测位线SBL1的电压放大到一地电压VSS电平。即，由于PMOS晶体管P7的阈值电压设计的比PMOS晶体管P6低，如果施加电源电压VCC电平的信号LAi，则PMOS晶体管P7栅极和源极之间的电压差变得比PMOS晶体管P7的阈值电压大，从而PMOS晶体管P7导通以提升反相检测位线SBL1B的电平。

[0068] 尽管未示出，若在存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平状态下，施加刷新命令REF，从而选择子字线SWL2，产生信号LAj和LAB，且之后产生信号LABi。

[0069] 如上所述，在根据本发明第二实施例的半导体存储器中的位线检测放大器中，由于在执行存储单元MC1和MC4刷新操作时，使PMOS晶体管P7的阈值电压比PMOS晶体管P6低，即使反相检测位线SBL1B上的电平值改变Δv，PMOS晶体管P7也能执行检测操作。在执行存储单元MC2和MC3刷新操作时，即使由于PMOS晶体管P4的阈值电压比PMOS晶体管P5低，使检测位线SBL1上的电平值改变Δv，PMOS晶体管P4也能执行检测操作。因此，改进了位线检测放大器对高电平数据的检测能力，由此延长刷新周期。

[0070] 已针对在施加一电源电压VCC电平的信号LAi/LAj之后、又施加电源电压VCC电平的信号LAj/LAi的情况，对根据本发明第二实施例半导体存储器的操作作了解释。但是，在其他实施例中，也可在施加一电源电压VCC电平的信号LAi/LAj之后，再施加浮动状态的信号LAj/LAi。因此，没有必要操作2个PMOS检测放大器PSAi和PSAj。

[0071] 图10是表示根据本发明第三实施例的半导体存储器的方框图。以NMOS检测放大器NSAi和NSAj替换图1中的NMOS检测放大器NSA，且以PMOS检测放大器PSAi和PSAj替换PMOS检测放大器PSA。NMOS检测放大器NSAi包括NMOS晶体管N6和N7，且NMOS检测放大器NSAj包括NMOS晶体管N8和N9，且PMOS检测放大器PSAj包括PMOS晶体 管P4和P5，PMOS检测放大器PSAi包括NMOS晶体管P6和P7。图10中，PMOS晶体管P5的阈值电压比PMOS晶体管P4要大，PMOS晶体管P6的阈值电压比PMOS晶体管P7要大，NMOS晶体管N6的阈值电压比NMOS晶体管N7要低，且NMOS晶体管N9的阈值电压比NMOS晶体管N8要低。图1和7中的相同标号代表相同部分和相同功能，因此省略了对它们所作的描述。 [0072] 若存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或子字线SWL4，则执行电荷共用操作。之后，若施加电源电压VCC电平的信号LAi和地电压VSS电平的信号LABi，则PMOS晶体管P7栅极和源极之间的电压差变得比PMOS晶体管P7的阈值电压大，且NMOS晶体管N6栅极和源极之间的电压差变得比NMOS晶体管N6的阈值电压大。PMOS晶体管P7导通以将反相检测位线SBL1B的电压放大到电源电压VCC电平，且NMOS晶体管N6导通以将检测位线SBL1的电压放大到地电压VSS电平。其后，如果施加电源电压VCC电平的信号LAj和地电压VSS电平的信号LABj，则PMOS检测放大器PSAi和PSAj以及NMOS检测放大器NSAi和NSAj共同执行检测操作，以使检测位线SBL1的电压为地电压VSS电平，且反相检测位线SBL1B的电压为电源电压VCC电平。

[0073] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或子字线SWL3，则执行电荷共用操作。之后，若施加电源电压VCC电平的信号LAj和地电压VSS电平的信号LABj，则PMOS晶体管P4栅极和源极之间的电压差变得比PMOS晶体管P4的阈值电压大，且NMOS晶体管N9栅极和源极之间的电压差变得比NMOS晶体管N9的阈值电压大。PMOS晶体管P4导通以将检测位线SBL1的电压放大到电源电压VCC电平，且NMOS晶体管N9导通以将反相检测位线SBL1B的电压放大到地电压VSS电平。 [0074] 其后，如果施加电源电压VCC电平的信号LAi和地电压VSS电平的信号LABi，则PMOS检测放大器PSAi和PSAj以及NMOS检测放大器NSAi和NSAj执行检测操作，以使反相检测位线SBL1B的电压为电源电压VCC电平，且检测位线SBL1的电压为地电压VSS电平。 [0075] 图11表示产生图10中信号LAi，LAj，LABi，LABj的电路图。图11的电路包括一控制器40、PMOS晶体管P8和P9、以及NMOS晶体管N10和 N11。若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″00″或″11″，则控制器40产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPGi和LANGi。PMOS晶体管P8响应于低电平的第一位线检测放大器启动控制信号LAPGi产生电源电压VCC电平的信号LAi，且NMOS晶体管N10响应于高电平的第二位线检测放大器启动控制信号LANGi产生地电压VSS电平的信号LABi。其后，产生低电平的第三位线检测放大器启动控制信号LAPGj和高电平的第四位线检测放大器启动控制信号LANGj。PMOS晶体管P9响应于低电平的第三位线检测放大器启动控制信号LAPGj产生电源电压VCC电平的信号LAj，且NMOS晶体管N11响应于高电平的第四位线检测放大器启动控制信号LANGj产生地电压VSS电平的信号LABj。

[0076] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″01″或″10″，则控制器40产生低电平和高电平的第三和第四位线检测放大器启动控制信号LAPGj和LANGj。PMOS晶体管P9响应于低电平的第三位线检测放大器启动控制信号LAPGj产生电源电压VCC电平的信号LAj，且NMOS晶体管N11响应于高电平的第四位线检测放大器启动控制信号LANGj产生地电压VSS电平的信号LABj。

[0077] 其后，产生低电平的第一位线检测放大器启动控制信号LAPGi和高电平的第二位线检测放大器启动控制信号LANGi。PMOS晶体管P8响应于低电平的第一位线检测放大器启动控制信号LAPGi产生电源电压VCC电平的信号LAi，且NMOS晶体管N10响应于高电平的第二位线检测放大器启动控制信号LANGi产生地电压VSS电平的信号LABi。 [0078] 图12是表示图10半导体存储器的刷新操作时序图。在与图3相同条件下执行该刷新操作。电荷共用操作期间T的操作与图6的时序图相同。若电荷共用操作期间T通过电荷共用操作使反相阵列位线ABL1B和反相检测位线SBL1B的电压提升一电压ΔV，则产生电源电压VCC电平和地电压VSS电平的第一和第二位线检测放大器启动控制信号LAi和LABi。PMOS晶体管P7检测检测位线SBL1的电压，以增加反相检测位线SBL1B上的电平，且NMOS晶体管N6检测反相检测位线SBL1B的电压，以降低检测位线SBL1上的电平。其后，产生电源电压VCC电平的第三位线检测放大器启动 控制信号LAj和地电压VSS电平的第四位线检测放大器启动控制信号LABj。PMOS检测放大器PSAi和PSAj以及NMOS检测放大器NSAi和NSAj共同执行检测操作，以将反相检测位线SBL1B放大到电源电压VCC电平，且将检测位线SBL1放大到地电压VSS电平。

[0079] 尽管未示出，若处于存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平状态下，施加刷新命令REF，从而选择子字线SWL2，则产生信号LAj和LABj，且之后产生信号LAi和LABi。 [0080] 在根据本发明第一实施例的半导体存储器中的位线检测放大器中，在执行对存储单元MC1和MC4的刷新操作期间，即使由于PMOS晶体管P7的阈值电压比PMOS晶体管P6低，使反相检测位线SBL1B上的电平值改变Δv，PMOS晶体管P7也能执行检测操作，且即使由于NMOS晶体管N6的阈值电压比NMOS晶体管N7低，使反相检测位线SBL1B上的电平值上升Δv，NMOS晶体管N6也能执行检测操作。在执行对存储单元MC2和MC3的刷新操作期间，即使由于PMOS晶体管P4的阈值电压比PMOS晶体管P5低，使检测位线SBL1上的电平值改变Δv，PMOS晶体管P4也能执行检测操作，且即使由于NMOS晶体管N9的阈值电压比NMOS晶体管N8低，使检测位线SBL1上的电平值上升Δv，NMOS晶体管N9也能执行检测操作。

[0081] 已针对在施加电源电压VCC电平的信号LAi/LAj以及地电压电平的信号LABi/LABj之后、又施加电源电压VCC电平的信号LAj/LAi以及地电压VSS电平的信号LABj/LABi的情况，对根据本发明第三实施例半导体存储器的操作作了解释。但是，可在施加电源电压VCC电平的信号LAi和LAj以及地电压VSS电平的信号LABi/LABj之后，再施加一浮动状态的信号LAj/LAi以及LABj/LABi。因此，没有必要操作2个NMOS检测放大器NSAi和NSAj以及2个PMOS检测放大器PSAi和PSAj。

[0082] 图13是表示根据本发明第四实施例的半导体存储器结构的方框图。除将信号LAB1和LAB2分别施加到NMOS晶体管N1和N2的各自衬底之外，图13中的半导体存储器结构与图1相同。

[0083] 图1和13中的相同标号代表相同部分和相同功能。因此，下面将解释当施加信号LAB1和LAB2时的操作。若存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或子字线SWL4，则执行电荷 共用操作。之后，如果施加一其电平比衬底电压VBB高的信号LAB1以及一衬底电压VBB电平的信号LAB2，则NMOS晶体管N1的阈值电压变得比NMOS晶体管N2的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图4位线检测放大器相同的操作。

[0084] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或子字线SWL3，则执行电荷共用操作。之后，如果施加一其电平比衬底电压VBB高的信号LAB2以及一衬底电压VBB电平的信号LAB1，则NMOS晶体管N2的阈值电压变得比NMOS晶体管N1的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图4位线检测放大器相同的操作。

[0085] 图14表示产生图13中信号LA，LAB，LAB1，LAB2的电路图。图14的电路包括一控制器50、一PMOS晶体管P3、以及NMOS晶体管N5和N12到N15。

[0086] 下面解释图14中各部分的功能。

[0087] 若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″00″或″11″，则控制器50产生高电平的第一和第四衬底电压控制信号CON1和CON4以及低电平的第二和第三衬底电压控制信号CON2和CON3。这里，施加到NMOS晶体管N13的低电平为一衬底电压VBB电平。NMOS晶体管N13和N14截止，且NMOS晶体管N12和N15导通，从而产生一其电压比衬底电压VBB高α(VBB+α)的信号LAB1以及一衬底电压VBB电平的信号LAB2。

[0088] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″01″或″10″，则产生低电平的第一和第四衬底电压控制信号CON1和CON4以及高电平的第二和第三衬底电压控制信号CON2和CON3。这里，施加到NMOS晶体管N15的低电平为一衬底电压VBB电平。NMOS晶体管N12和N15截止，且NMOS晶体管N13和N14导通，从而产生一衬底电压VBB的信号LAB1以及一其电压比衬底电压VBB电平高α(VBB+α)的信号LAB2。

[0089] 其后，产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPG和LANG。因此，PMOS晶体管P3响应于低电平的第一位线检测放 大器启动控制信号LAPG产生电源电压VCC电平的信号LA，且NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生地电压VSS电平的信号LAB。

[0090] 图15是表示图13半导体存储器的刷新操作时序图。在与图6相同条件下执行该刷新操作。

[0091] 电荷共用操作期间T的操作与图6的时序图相同。

[0092] 之后，如果施加一其电压比衬底电压VBB高α(VBB+α)的信号LAB1以及一衬底电压VBB电平的信号LAB2，则NMOS晶体管N1的阈值电压变得比NMOS晶体管N2的阈值电压低。如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图6时序图相同的操作。

[0093] 尽管未示出，若处于存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平状态下，则施加刷新命令REF，从而选择子字线SWL2，产生一衬底电压VBB的信号LAB1以及一其电压比衬底电压VBB电平高α(VBB+α)的信号LAB2。之后，施加一电源电压VCC电平的信号LA以及一地电压VSS电平的信号LAB。

[0094] 图13中的半导体存储器结构与图4不同，但执行相同的操作。

[0095] 图16是表示根据本发明第五实施例的半导体存储器结构的方框图。除将信号LA1和LA2分别施加到PMOS晶体管P1和P2的各自衬底之外，图16中的半导体存储器结构与图1相同。

[0096] 图1和16中的相同标号代表相同部分和相同功能。因此，下面将解释当施加信号LA1和LA2时的操作。

[0097] 若存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或子字线SWL4，执行电荷共用操作。之后，如果施加一其电平比电源电压VCC电平低的信号LA1以及一电源电压VCC电平的信号LA2，PMOS晶体管P2的阈值电压变得比PMOS晶体管P1的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图7位线检测放大器相同的操作。

[0098] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或SWL3，则执行电荷共用操作。之后，如果施加一其 电平比电源电压VCC电平低的信号LA2以及一电源电压VCC电平的信号LA1，则PMOS晶体管P1的阈值电压变得比PMOS晶体管P2的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图7位线检测放大器相同的操作。

[0099] 图17表示产生图16中信号LA，LAB，LA1，LA2的电路图。图17中的电路包括一控制器60、PMOS晶体管P3和P10到P13、以及一NMOS晶体管N5。

[0100] 下面解释图17中各部分的功能。

[0101] 若施加一工作命令ACT或一刷新命令REF，且行地址A0，A1的2位LSB为″00″或″11″，则控制器60产生低电平的第一和第四衬底电压控制信号CON5和CON8以及高电平的第二和第三衬底电压控制信号CON6和CON7。PMOS晶体管P10和P13导通，且PMOS晶体管P11和P12截止，从而产生一电源电压VCC电平的信号LA2以及一比电源电压VCC电平低β(VCC-β)的信号LA1。

[0102] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″01″或″10″，则产生高电平的第一和第四衬底电压控制信号CON5和CON8以及低电平的第二和第三衬底电压控制信号CON6和CON7。PMOS晶体管P10和P13截止，且PMOS晶体管P11和P12导通，从而产生一电源电压VCC电平的信号LA1以及一比电源电压VCC电平低β(VCC-β)的信号LA2。

[0103] 其后，产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPG和LANG。因此，PMOS晶体管P3响应于低电平的第一位线检测放大器启动控制信号LAPG产生一电源电压VCC电平的信号LA，且NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生一地电压VSS电平的信号LAB。

[0104] 图18是表示图16半导体存储器的刷新操作时序图。在与图3相同条件下执行该刷新操作。

[0105] 电荷共用操作期间T的操作与图6的时序图相同。

[0106] 其后，若施加一比电源电压VCC电平低β(VCC-β)的信号LA1以及一电源电压VCC电平的信号LA2，且施加一电源电压VCC电平的信号LA以及一地电压VSS电平的信号LAB，则执行与图6中时序图相同的操作。

[0107] 尽管未示出，若处于存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平状态下，施加刷新命令REF，从而选择子字线SWL2，产生一电源电压VCC电平的信号LA1以及一其电压比电源电压VCC电平低的信号LA2，且施加一电源电压VCC电平的信号LA以及一地电压VSS电平的信号LAB。 [0108] 图16中的半导体存储器结构与图7不同，但执行相同的操作。

[0109] 图19是表示根据本发明第六实施例的半导体存储器结构的方框图。除将信号LA1和LA2分别施加到PMOS晶体管P1和P2的各自衬底、且将信号LAB1和LAB2分别施加到NMOS晶体管N1和N2的各自衬底之外，图19中的半导体存储器结构与图10相同。 [0110] 图1和19中的相同标号代表相同部分和相同功能。因此，下面将解释当施加信号LA1，LA2，LAB1和LAB2时的操作。

[0111] 若存储单元MC1和MC4存储高电平数据，且在刷新操作期间选择子字线SWL1或子字线SWL4，则执行电荷共用操作。之后，如果施加一电源电压VCC电平的信号LA2、一其电平比衬底电压VBB高的信号LAB1，一电压电平低于电源电压VCC电平的信号LA1以及一衬底电压VBB电平的信号LAB2，则PMOS晶体管P1的阈值电压变得比PMOS晶体管P2的阈值电压高，且NMOS晶体管N1的阈值电压变得比NMOS晶体管N2的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，执行与图10位线检测放大器相同的操作。

[0112] 另一方面，若存储单元MC2和MC3存储高电平数据，且在刷新操作期间选择子字线SWL2或子字线SWL3，则执行电荷共用操作。之后，如果施加一电源电压VCC电平的信号LA1、一其电平比衬底电压VBB高的信号LAB2，一电压电平低于电源电压VCC电平的信号LA2以及一衬底电压VBB电平的信号LAB1，则PMOS晶体管P2的阈值电压变得比PMOS晶体管P1的阈值电压高，且NMOS晶体管N2的阈值电压变得比NMOS晶体管N1的阈值电压低。之后，如果施加一电源电压VCC电平的信号LA和一地电压VSS电平的信号LAB，则执行与图10位线检测放大器相同的操作。

[0113] 图20表示产生图19中信号LA，LAB，LA1，LA2，LAB1，LAB2的电路图。图20中的电路包括一控制器70、PMOS晶体管P3和P10到P13、以及NMOS晶体管N5和N12到N15。 [0114] 下面解释图20中各部分的功能。

[0115] 若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″00″或″11″，则控制器70产生高电平的第一和第四衬底电压控制信号CON1和CON4、低电平的第二和第三衬底电压控制信号CON2和CON3、低电平的第五和第八衬底电压控制信号CON5和CON8、以及高电平的第六和第七衬底电压控制信号CON6和CON7。这里，施加到NMOS晶体管N13的低电平为一衬底电压VBB电平。NMOS晶体管N13和N14截止，且NMOS晶体管N12和N15导通，从而产生一其电压比衬底电压VBB高α(VBB+α)的信号LAB1以及一衬底电压VBB电平的信号LAB2，且PMOS晶体管P10和P13导通，且PMOS晶体管P11和P12截止，从而产生一电源电压VCC电平的信号LA2以及一比电源电压VCC电平低β(VCC-β)的信号LA1。

[0116] 另一方面，若施加一工作命令ACT或一刷新命令REF，且采用行地址A0和A1的2位LSB，即行地址A0，A1的2位LSB为″01″或″10″，则控制器70产生低电平的第一和第四衬底电压控制信号CON1和CON4、高电平的第二和第三衬底电压控制信号CON2和CON3、高电平的第五和第八衬底电压控制信号CON5和CON8、以及低电平的第六和第七衬底电压控制信号CON6和CON7。这里，施加到NMOS晶体管N15的低电平为一衬底电压VBB电平。NMOS晶体管N12和N15截止，且NMOS晶体管N13和N14导通，从而产生一其电压比衬底电压高α(VBB+α)的信号LAB2以及一衬底电压VBB电平的信号LAB1，且PMOS晶体管P10和P13截止，且PMOS晶体管P11和P12导通，从而产生一电源电压VCC电平的信号LA1以及一其电压比电源电压低β(VCC-β)的信号LA2。

[0117] 其后，产生低电平和高电平的第一和第二位线检测放大器启动控制信号LAPG和LANG。因此，PMOS晶体管P3响应于低电平的第一位线检测放大器启动控制信号LAPG产生一电源电压VCC电平的信号LA，且NMOS晶体管N5响应于高电平的第二位线检测放大器启动控制信号LANG产生一地电压VSS电平的信号LAB。

[0118] 图21是表示图19半导体存储器的刷新操作时序图。在与图3相同条件下执行该刷新操作。

[0119] 电荷共用操作期间T的操作与图6的时序图相同。

[0120] 因此，若产生一电源电压VCC电平的信号LA2、一其电压比电源电压VCC电平低β(VCC-β)的信号LA1、一其电压比衬底电压VBB高α(VBB+α)的信号LAB1以及一衬底电压VBB电平的信号LAB2，且施加一电源电压VCC电平的信号LA以及一地电压VSS电平的信号LAB，则执行与图12中的时序图相同的操作。

[0121] 尽管未示出，若处于存储单元MC2存储高电平数据、且将阵列位线对ABL1，ABL1B和检测位线对SBL1，SBL1B预充电到一预充电电压VBL电平状态下，施加刷新命令REF，从而选择子字线SWL2，产生一电源电压VCC电平的信号LA1、一其电压比电源电压VCC电平低β(VCC-β)的信号LA2、一衬底电压VBB的信号LAB1、以及一其电压比衬底电压VBB电平高α(VBB+α)的信号LAB2，且施加一电源电压VCC电平的信号LA以及一地电压VSS电平的信号LAB。

[0122] 图19中的半导体存储器结构与图10不同，但执行相同的操作。 [0123] 上述本发明中的半导体存储器通过区分构成PMOS检测放大器的PMOS晶体管的检测能力和/或构成NMOS检测放大器的NMOS晶体管的检测能力，提高了检测高电平数据的能力。因此，有可能延长半导体存储器的刷新周期。

[0124] 上述本发明中的半导体存储器中的位线检测放大器提高了在刷新操作和读取操作期间检测高电平数据的能力。

[0125] 因此，如上所述，本发明实施例包括配置检测放大器以检测并放大越过一对差分检测位线形成的相对小的差分信号。根据这些实施例，所提供的检测放大器中含数个MOS检测放大器。如图4所示，这些MOS检测放大器包括一第一NMOS检测放大器(NSAi，NSAj)，其中含一第一对第一导电性型NMOS晶体管N6和N7，越过检测位线对SBL1和SBL1B电连接。将该第一对第一导电性型NMOS晶体管N6和N7配置成有不同阈值电压，从而获得更强的检测在检测位线上的相对小差分电压的能力。此外，如图13所示，第一对NMOS晶体管N1和N2可支持不同的阈值电压偏置。可通过独立控制检测和放大操作期间NMOS晶体管的衬底端偏置电平来获得不同的阈值电压偏置。这些MOS检测放大器还包括一第二MOS检测放大器PSA(图13中的PSAi)，其中含一第一对PMOS晶体管P1和P2，越过检测位线对SBL1和SBL1B电连接。

[0126] 再参照图4，第一MOS检测放大器也可包括一第二对NMOS晶体管N8和N9，越过检测位线对SBL1和SBL1B电连接。也将该第二对MOS晶体管N8和N9配置成有不同阈值电压。类似地，如图7所示，将一第一对PMOS晶体管P6和P7配置成有不同阈值电压，或如图16所示，这第一对PMOS晶体管P1和P2可支持不同阈值电压偏置。

[0127] 再参照图13，第一NMOS检测放大器NSAi有一对NMOS晶体管N1和N2。还提供第一、第二和第三检测放大器启动线LAB，LAB1和LAB2。第一检测放大器启动线LAB电连接到一对NMOS晶体管N1和N2的源极。可是，为支持不同阈值电压偏置，第二检测放大器启动线LAB1电连接到NMOS晶体管N1的衬底端，且第三检测放大器启动线LAB2电连接到NMOS晶体管N2的衬底端。如图14-15所示，还提供控制器/驱动器。在放大越过一对检测位线形成的一差分电压的操作期间，将该控制器配置成独立驱动第一、第二和第三检测放大器启动线。

[0128] 如之前所述，根据本发明的半导体存储器和位线检测方法可通过提高检测高电平数据的能力来延长刷新周期，从而降低刷新操作的电源消耗。

[0129] 在附图和说明书中，已公开本发明的典型优选实施例，且尽管采用了特定术语，它们只具有一般的描述性意义，而不是用来作限制，本发明的权利要求阐述了本发明的范围。