非易失性存储器以及验证非易失性存储器中的数据的方法

摘要

提供一种数据验证方法和/或非易失性存储器，用于同时检测非易失性存储器的一个所选择存储单元的数据，以及验证非易失性存储器的一个不同存储单元的前一个检测数据的编程或擦除状态。可以由感测放大器、锁存器、输入/输出缓冲器和编程/擦除验证电路提供同时检测数据和验证编程或擦除状态的功能，所述感测放大器被配置来从非易失性存储器的存储单元感测数据，所述锁存器被配置来存储由感测放大器感测的数据，所述输入/输出缓冲器被配置来存储在锁存器中存储的数据，所述编程/擦除验证电路被配置来当感测放大器正在感测第二存储单元的数据的同时控制感测放大器、锁存器和输入/输出缓冲器向编程/擦除验证电路提供第一存储单元的前一个感测的数据以验证。

权利要求

1.一种非易失性存储器，包括：

数据检测电路，被配置来在所选择的存储器的编程或擦除操作后感测一个存储单元阵列的所选择的存储单元的数据；

数据存储部件，被配置来存储所感测的数据；以及

验证电路，被配置来当数据检测器正在感测新编程或擦除的数据的同时验证在所述数据存储部件中存储的编程或擦除的数据。

2.按照权利要求1的非易失性存储器，其中，所述验证电路控制数据存储部件的数据输入和输出操作。

3.按照权利要求1的非易失性存储器，其中，所述验证电路对于数据的每个位单独地确认编程或擦除状态。

4.按照权利要求1的非易失性存储器，其中，所述验证电路对于数据的多个位共同地确认编程或擦除状态。

5.一种非易失性存储器，包括：

第一数据存储部件，被配置来存储用于编程或擦除所述非易失性存储器的存储单元的数据；

数据检测器电路，被配置来在对于在所述第一数据存储部件中存储的数据的编程或擦除操作后感测一个所选择的存储单元的数据；

第二数据存储部件，被配置来存储所感测的数据；以及验证电路，被配置来从所述第二数据存储部件向所述第一数据存储部件传送数据，并且与所述数据检测器电路感测新编程或擦除数据同时地验证在所述第一数据存储部件中存储的所感测数据。

6.按照权利要求5的非易失性存储器，其中，所述验证电路控制所述第一和第二数据存储部件的数据输入和输出操作。

7.按照权利要求5的非易失性存储器，其中，所述验证电路对于数据的每个位单独地确认编程或擦除状态。

8.按照权利要求5的非易失性存储器，其中，所述验证电路对于数据的多个位共同地确认编程或擦除状态。

9.按照权利要求5的非易失性存储器，其中，所述第一数据存储部件是输入/输出缓冲器。

10.按照权利要求5的非易失性存储器，其中，所述第二数据存储部件是锁存电路。

11.一种在非易失性存储器中验证数据的方法，所述方法包括：同时检测所述非易失性存储器的一个所选择的存储单元的数据，以及验证所述非易失性存储器的一个不同的存储单元的前一个检测的数据的编程或擦除状态。

12.按照权利要求11的方法，其中，所述前一个检测的数据是紧前检测的所检测数据。

13.按照权利要求11的方法，还包括：使用第一数据存储部件的外部数据来编程或擦除所述非易失性存储器的存储单元。

14.按照权利要求13的方法，其中，在第二数据存储部件中存储数据检测的结果。

15.按照权利要求13的方法，其中，同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态包括：在所述第一数据存储部件中存储来自所述第二存储部件的数据；以及在检测新数据的同时验证在所述第一数据存储部件中存储的数据的编程或擦除状态。

16.按照权利要求11的方法，同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态包括：对于数据的每个位单独地确认编程或擦除状态。

17.按照权利要求11的方法，同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态包括：对于数据的多个位共同地确认编程或擦除状态。

18.一种用于验证在非易失性存储器中的数据的方法，所述方法包括：使用在第一数据存储部件中存储的数据来编程或擦除一个存储单元阵列的多个存储单元的数据；

感测一个所选择的存储单元的数据；

在第二存储部件中存储从所选择的存储单元感测的数据；

在所述第一数据存储部件中存储来自所述第二存储部件的数据；以及同时检测新数据和验证在所述第一数据存储部件中存储的数据的编程或擦除状态。

19.一种非易失性存储器，包括：

用于同时检测一个所选择的存储单元的数据并且验证一个不同的存储单元的前一个检测的数据的编程或擦除状态的部件，该部件包括：感测放大器，被配置来从所述非易失性存储器的存储单元感测数据；

锁存器，被配置来存储由所述感测放大器感测的数据；

输入/输出缓冲器，被配置来存储在所述锁存器中存储的数据；

编程/擦除验证电路，被配置来当所述感测放大器正在感测第二存储单元的数据的同时控制所述感测放大器、锁存器和输入/输出缓冲器向所述编程/擦除验证电路提供第一存储单元的前一个感测的数据以验证。

说明书

非易失性存储器以及验证非易失性存储器中的数据的方法

技术领域

[0001] 本发明的实施例涉及一种非易失性存储器，具体涉及在非易失性存储器中的数据的验证。

背景技术

[0002] 在能够被电子编程、擦除和读取的非易失性半导体存储器中，NOR快闪存储器可能是特别有优势的，这是因为它们通常提供在编程和读取数据中的高频率操作。

[0003] 图1是传统快闪存储单元的横剖面图。所述快闪存储单元由源极和漏极区域3和4以及浮动栅极(floating gate)6构成，所述源极和漏极区域3和4由在P型半导体基底
2中的N+杂质形成，并且在其间插入一个沟道区域，所述浮动栅极6在所述沟道区域上，并且在浮动栅极6和沟道区域之间插入了小于 的薄绝缘膜。控制栅极8与浮动栅极6相隔离，在其间插入了绝缘膜9。电压端子Vs、Vg、Vd和Vb在编程、擦除或读取数据的同时被提供来用于提供电压，并且分别连接到源极区域3、漏极区域4、控制栅极8和半导体基底
2。

[0004] 通过从邻近漏极区域4的沟道区域向浮动栅极的热电子注入的效应来编程所述快闪存储单元。在偏置状态下进行所述电子注入，所述偏置状态是：源极区域3和P型半导体基底2接地，诸如10V的高电压被施加到控制栅极8，并且用于诱发热电子的电压5～6V被施加到漏极区域。如果通过施加这样的电压来编程所述快闪存储单元，则负电荷(电子)累积在浮动栅极6中。在所述浮动栅极中累积的负电荷在读取操作期间提高所编程的快闪存储单元的门限电压。

[0005] 在擦除操作中，通过从半导体基底(即主体(bulk))2向控制栅极6的Fowler-Nordlleim(F-N)隧道效应来擦除快闪存储单元。通过用于诱发F-N隧道的被施加到控制栅极8的-10V的负高电压和在主体区域和控制栅极8之间建立的5V的正电压来提供F-N隧道。在这样的条件下，漏极区域4处于高阻抗状态(例如浮动状态)，以便最大化擦除操作的效果。当按照擦除操作的偏压被施加到对应的电压端子Vg、Vd、Vs和Vb时，加强了在控制栅极8和主体区域(即基底2)之间的电场，这使得F-N隧道效应能够从浮动栅极6向源极区域3释放负电荷。可以通过6～7MV/cm的电场来诱发F-N隧道，这是可能的，因为在100 下的薄绝缘膜被插入浮动栅极6和主体区域2之间。

[0006] 在传统的快闪存储器结构中，每个主体区域包括多个存储单元。在每个主体区域中的存储单元被作为一组擦除。通常通过将半导体主体材料划分为多个区域来确定被擦除的组的大小。例如，在擦除操作中全部被擦除的存储单元的组或单位可以被称为例如64Kb的一个扇区。

[0007] 快闪存储单元在擦除操作后具有低门限电压，并且响应于在读取操作期间被提供到控制栅极8的电压而在漏极区域3和源极区域4之间形成电流路径。因此，如果快闪存储单元具有在1～3V范围内的门限电压，则它被检测为导通单元(on-cell)。

[0008] 在完成编程和擦除操作后，可能必须检测是否已经成功地完成了所述操作，即编程和/或擦除验证。

[0009] 图2示出了按照在快闪存储器中的编程和擦除操作的单元门限电压的变化。如图2所示，NOR快闪存储器被调整为当被编程时具有6～8V的门限电压，而当被擦除时具有
1～3V的门限电压。所述擦除操作被执行，直到建立了在1～3V的范围的门限电压。但是，如果一个被擦除的存储单元在第一次擦除操作后具有4V的门限电压并且随着每次擦除操作所述门限电压降低预定量，则随后的擦除操作可能导致所述存储单元具有低于1V的门限电压。在这种情况下，提高了其门限电压。其中快闪存储单元已经被擦除并且产生小于
1V的门限电压的情况被称为过擦除状态，并且通过擦除修理处理来提高所述被降低的门限电压。

[0010] 如上所述，需要验证是否已经编程或擦除了快闪存储单元，以便保证编程或擦除操作的结果。经由验证操作，可以通过进一步执行编程操作来完全地编程欠编程的存储单元，并且可以调整欠擦除或过擦除的存储单元以校正不足的门限电压。

发明内容

[0011] 本发明的一些实施例提供了非易失性存储器，包括：数据检测电路，被配置来在所选择存储器的编程或擦除操作后感测一个存储单元阵列的所选择的存储单元的数据；数据存储部件，被配置来存储所感测的数据；以及验证电路，被配置来当数据检测器正在感测新编程或擦除的数据的同时验证在所述数据存储部件中存储的被编程或被擦除的数据。

[0012] 在本发明的另外的实施例中，所述验证电路控制数据存储部件的数据输入和输出操作。验证电路可以对于数据的每个位单独地确认编程或擦除状态。验证电路可以对于数据的多个位共同地确认编程或擦除状态。

[0013] 本发明的一些实施例提供了非易失性存储器，包括：第一数据存储部件，被配置来存储用于编程或擦除所述非易失性存储器的存储单元的数据；数据检测器电路，被配置来在对于在第一数据存储部件中存储的数据的编程或擦除操作后感测一个所选择的存储单元的数据；第二数据存储部件，被配置来存储所感测的数据；以及验证电路，被配置来从第二数据存储部件向第一数据存储部件传送数据，并且与数据检测器电路感测新编程或擦除数据同时地验证在第一数据存储部件中存储的所感测数据。

[0014] 在本发明的其他实施例中，验证电路控制第一和第二数据存储部件的数据输入和输出操作。验证电路可以对于数据的每个位单独地确认编程或擦除状态。验证电路可以对于数据的多个位共同地确认编程或擦除状态。

[0015] 另外，第一数据存储部件可以是输入/输出缓冲器。第二数据存储部件可以是锁存电路(latch circuit)。

[0016] 本发明的另外的实施例提供了方法和/或非易失性存储器，用于同时检测非易失性存储器的一个所选择的存储单元的数据，并且验证所述非易失性存储器的一个不同的存储单元的前一个检测的数据的编程或擦除状态。前一个检测的数据可以是紧前(immediately previously)检测的所检测数据。

[0017] 按照本发明的一些实施例的方法和/或设备使用存储在第一数据存储部件中的外部数据来编程或擦除非易失性存储器的存储单元。可以在第二数据存储部件中存储数据检测的结果。而且，同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态可以包括：在第一数据存储部件中存储来自第二存储部件的数据，并且在检测新数据的同时验证在第一数据存储部件中存储的数据的编程或擦除状态。

[0018] 在本发明的另外的实施例中，同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态包括：对于数据的每个位单独地确认编程或擦除状态。同时检测一个所选择的存储单元的数据和验证前一个检测的数据的编程或擦除状态可以包括：对于数据的多个位共同地确认编程或擦除状态。

[0019] 本发明的另外的实施例提供了用于验证在非易失性存储器中的数据的方法，包括：使用在第一数据存储部件中存储的数据来编程或擦除一个存储单元阵列的多个存储单元的数据；感测一个所选择的存储单元的数据；在第二存储部件中存储从所选择的存储单元感测的数据；在第一数据存储部件中存储来自第二存储部件的数据；并且同时检测新数据和验证在第一数据存储部件中存储的数据的编程或擦除状态。

[0020] 本发明的另外的实施例提供了非易失性存储器，包括用于同时检测一个所选择的存储单元的数据并且验证一个不同的存储单元的前一个检测的数据的编程或擦除状态的部件。所述用于同时检测数据和验证编程或擦除状态的部件可以包括：感测放大器，被配置来从所述非易失性存储器的存储单元感测数据；锁存器，被配置来存储由感测放大器感测的数据；输入/输出缓冲器，被配置来存储在锁存器中存储的数据；编程/擦除验证电路，被配置来当感测放大器正在感测第二存储单元的数据的同时控制感测放大器、锁存器和输入/输出缓冲器向编程/擦除验证电路提供第一存储单元的前一个感测的数据以用于验证。

附图说明

[0021] 附图被包括来提供对本发明的实施例的进一步的理解，并且被并入和构成本说明书的一部分。所述附图图解了本发明的示例实施例，并且与说明一起用于解释本发明的原理。在附图中：

[0022] 图1是快闪存储单元的剖面图；

[0023] 图2示出了按照在快闪存储器中的编程和擦除操作的单元门限电压的变化；

[0024] 图3是按照本发明的一些实施例的快闪存储器的方框图；

[0025] 图4是示出了按照本发明的一些实施例用于验证被编程或擦除的数据的过程的流程图；以及

[0026] 图5是示出了按照本发明的一些实施例的用于验证被编程或擦除的数据的序列的时序图。

具体实施方式

[0027] 现在参照附图来更详细地说明本发明，在附图中示出了本发明的实施例。但是，本发明可以以不同的形式被体现，并且不应当被理解为限于在此给出的实施例。而是，这些实施例被提供使得本公开是彻底和完整的，并且将向本领域的技术人员全面地传送本发明的范围。在附图中，为了清楚，层和区域的大小或厚度被放大。相同的附图编号表示相同的元素。在此使用的术语“和/或”包括一个或多个相关联的列出项目的任何或所有组合，并且可以被简写为“/”。

[0028] 可以明白，虽然术语第一和第二可以在此用于描述各种元素、成分、区域、层和/或部分，但是这些元素、成分、区域、层和/或部分不应当被这些术语限制。这些术语仅仅用于将一个元素、成分、区域、层或部分与另一个区域、层或部分相区别。因此，下述的第一元素、区域、层或部分可以被称为第二元素、区域、层或部分，并且类似地，这是在不脱离本发明的教授思想的情况下。

[0029] 在此使用的术语仅仅用于描述特定的实施例，并且不意欲限制本发明。在此使用的单数形式“一个”和“所述”意欲也包括复数形式，除非上下文清楚地指示其他。还可以明白，在此说明书中使用的术语“包括(comprise)”表示所陈述的特征、整数、步骤、操作、元素和/或成分的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元素、成分和/或其分组的存在或相加。

[0030] 除非另外限定，在此使用的所有术语(包括科技术语)具有与本发明所属领域的普通技术人员通常所明白的相同的含义。还应当明白，诸如在常用词典中定义的那些之类的术语应当被解释为具有与它们在相关领域中的语境中的含义一致的含义，并且将不以理想或过于正式的含义被解释，除非在此明确地如此表达。

[0031] 按照本发明的一些实施例的非易失性存储器以流水线次序同时检测被编程或擦除的数据以及验证所检测的结果。结果，相对于非流水线技术，可以减少用于验证编程或擦除的数据的时间。

[0032] 图3是按照本发明的一些实施例的快闪存储器的方框图。图3所示的存储器一般包括：单元阵列区域，它包括存储单元；以及外围电路，用于选择单元阵列区域的行和列。如果所述单元阵列区域被划分为多个块(或扇区)，则所述外围电路也可以被划分为对应于单元阵列区域的划分的多个部分，这是本领域的技术人员公知的。为了清楚，在此将参照所划分的单元阵列区域的一个块(或扇区)和其对应的外围电路来说明本发明的实施例。
但是，本领域的技术人员根据本公开可以明白，如果在所述存储单元中提供了附加的块，则可以提供附加的外围电路。

[0033] 参见图3，NOR快闪存储器100包括存储单元阵列10、输入/输出缓冲器20、写入驱动器30、列选择器40、感测放大器60、感测锁存器70和编程/擦除验证器80。存储单元阵列10可以包括快闪存储单元，每个具有图1所示的结构。输入/输出缓冲器20存储要写入到存储单元阵列10中的数据和从存储单元阵列10检测的数据。写入驱动器30使用通过输入/输出缓冲器20输入的数据来执行存储单元阵列10的编程或擦除操作。写入驱动器30包括锁存器(未示出)，用于存储要编程或擦除的数据，所述数据通过输入/输出缓冲器20来提供。

[0034] 感测放大器60检测和放大在单元阵列10的所选择存储单元中存储的数据，并且可以被提供数据检测电路。由感测放大器60检测和放大的数据通过感测锁存器70被传送到输入/输出缓冲器20的对应地址。感测锁存器70和输入/输出缓冲器20可以提供数据存储部件。感测锁存器70存储由感测放大器60检测和放大的数据(以下称为检测数据)。为了简化电路结构，感测锁存器70可以在尺寸上小于输入/输出缓冲器20。例如，输入/输出缓冲器20可以具有32个字的存储容量，用于存储要编程或擦除的所有数据，而感测锁存器70可以有存储8个字的大小。

[0035] 编程/擦除验证器80在检测第i个编程或擦除数据期间从输入/输出缓冲器20接收前一个检测的编程或擦除数据(即第i-1个数据)，并且验证前一个检测的数据的通过或失败状态。换句话说，编程/擦除验证器80使用感测放大器60来控制所述电路以检测来自存储单元阵列10的数据，以及以流水线来验证前一个检测的数据。结果，可以减少在验证编程或擦除数据中所消耗的时间，和/或可以避免需要用于验证编程数据的独立部件和用于验证擦除数据的另一个部件。

[0036] 在写入驱动器30完成对存储单元阵列10的编程或擦除操作后，感测放大器60检测和放大编程或擦除的数据。然后，感测放大器60在编程/擦除验证器80的控制下向感测锁存器70中存储所检测和放大的数据。感测锁存器70也在编程/擦除验证器80的控制下从感测放大器60向输入/输出缓冲器20的对应地址传送数据。感测锁存器70存储从感测放大器60提供的新检测的结果。输入/输出缓冲器20在编程/擦除验证器80的控制下，从感测锁存器70向编程/擦除验证器80提供数据。编程/擦除验证器80在检测第i个编程或擦除数据期间从输入/输出缓冲器20接收前一个检测的编程或擦除数据(即第i-1个数据)，并且验证前一个检测数据的通过或失败状态。在验证处理期间，编程/擦除验证器80可以单独地对于每个位验证编程或擦除状态，或例如使用多个比特的线或模式(wired-OR pattem)来共同地对于多个位验证编程或擦除状态。

[0037] 因此，NOR快闪存储器100以重叠的方式来执行检测编程或擦除的数据和验证先前检测的结果，以便结果的检测和结果的验证以流水线次序同时发生。按照本发明的验证编程或擦除数据的过程如下。

[0038] 图4是按照本发明的一些实施例的用于验证编程或擦除数据的过程的流程图。图5是示出按照本发明的一些实施例的用于验证编程或擦除数据的序列的时序图。虽然图4和5图解了输入/输出缓冲器20包括32个字并且感测锁存器70包括8个字的情况，但是可以在不脱离本发明的教授思想的情况下修改输入/输出缓冲器20和感测锁存器70的存储容量。因此，在图4和5中所示的实施例示出了四个检测和验证操作，用于检测和验证在输入/输出缓冲器20中的32个字，可以按照输入/输出缓冲器20和感测锁存器70的结构特征来提供其他数量的检测和验证操作。

[0039] 参见图4和5，在VerifyReadPeriod(验证读出周期)期间，感测放大器60响应于编程/擦除验证器80的控制而执行第一感测操作以检测编程或擦除数据(方框610)。通过第一感测操作的第一感测的结果SENSE1响应于编程/擦除验证器80的控制而被存储在感测锁存器70中，并且然后被传送到输入/输出缓冲器20的对应地址中。在图5中将感测和向输入/输出缓冲器20传送所感测的数据的操作定时图解为第一VerifySensing(验证感测)操作。

[0040] 随后，感测放大器60响应于编程/擦除验证器80的控制而执行第二感测操作以检测下一个编程或擦除数据(方框620)。与感测操作同时，编程/擦除验证器80从输入/输出缓冲器20接收第一感测结果SENSE1，然后验证它(方框810)。如图5所示，在第二VerifySensing操作期间，以流水线次序来对于第一感测结果SENSE1同时执行第一PFCheck操作。因此，在检测当前数据期间验证了紧前(immediately previously)检测的数据。在第二VerifySensing操作期间，第二感测结果SENSE2响应于编程/擦除验证器80的控制而被存储在感测锁存器70中，然后被传送到输入/输出缓冲器20的对应地址中。如上所述，编程/擦除验证器80可以以逐个位的形式或多个位的形式来验证编程或擦除状态，诸如使用线或(wired-OR)来确定是否多个位的任何一些被设置到特定的状态。

[0041] 感测放大器60随后响应于编程/擦除验证器80的控制而执行第三感测操作以检测编程或擦除数据(方框630)。与第三感测操作同时，编程/擦除验证器80从输入/输出缓冲器20接收第二感测结果SENSE2，并且验证第二感测结果(方框820)。如图5所示，在第三VerifySensing操作期间，以流水线次序来对于第二感测结果SENSE2同时执行第二PF_Check操作。在第三感测操作期间，响应于编程/擦除验证器80的控制而将第三感测结果SENSE3存储在感测锁存器70中，然后将其传送到输入/输出缓冲器20的对应地址中。

[0042] 也同时执行用于提供第四感测结果SENSE4的第四感测操作(第四VerifySensing)和对于第三感测结果SENSE3的第三验证操作(第三PF_Check)(方框640和830)。随后，执行对于第四感测结果SENSE4的第四验证操作(第四PF_Check)(方框
840)。

[0043] 在此使用的术语同时执行指的是在感测操作和验证操作之间在时间上至少有一些重叠。因此，本发明的一些实施例可以提供重叠的感测和验证操作。而且，因为本发明的一些实施例提供了流水线式的感测和验证操作，因为所述流水线可能需要被预先准备好(prime)和刷新(flush)，因此可能发生一些感测和验证操作而没有感测和验证操作的对应的另一个。因此，流水线式或重叠的感测和验证操作指的是这样的操作，其中，至少一个感测操作与至少一个验证操作同时被执行，并且不必是全部的感测和验证的操作。

[0044] 虽然已经参照在附图中图解的本发明的实施例说明了本发明，但是本发明不限于此。对于本领域的技术人员来说，显然，在不脱离本发明的范围和精神的情况下，可以进行各种替换、修改和改变。

[0045] 本专利申请要求于2004年9月30日提交的韩国专利申请第2004-77925号的优先权，其公开被整体包含在此作为参考。