1.一种对锁相环频率合成器进行抖动补偿的方法，可变延时单元按照来自控制单元的控制信号将到相频检测器的信号延时，该方法的特征在于，在正遭受相位抖动的信号通过相频检测器之前对所述相位抖动进行补偿，所述锁相环频率合成器是∑Δ控制的锁相环频率合成器，所述控制单元计算需要的抖动补偿，其中所述需要的抖动补偿是根据从∑Δ调制器得到的信号来确定的，抖动补偿的可变延时是借助于带抽头延时线实现的。
2.按照权利要求1的方法，其特征在于，用于控制带抽头延时线的控制信号是通过积分和缩放误差信号而被确定的，该误差信号是在代表输入到所述∑Δ调制器的分数的信号与所述∑Δ调制器输出的信号之间的差以便控制所述锁相环频率合成器的分频器。
3.按照权利要求1的方法，其特征在于，带抽头延时线包括多个具有正比于2的连续幂的电容的电容器。
4.按照权利要求2的方法，其特征在于，控制信号承载二进制数，其比特表示连接或断开该带抽头延时线的、具有各自相应于该二进制表示的比特位置的电容的电容器。
5.按照权利要求1的方法，其特征在于，带抽头延时线包括多个串联连接的延时单元。
6.按照权利要求1的方法，其特征在于，控制信号承载用于连接或断开带抽头延时线的延时单元与带抽头延时线的输入端或输出端的表示。
7.按照权利要求6的方法，其特征在于，控制信号承载用于连接或断开延时单元输出端与带抽头延时线的输出端的比特表示。
8.按照权利要求6的方法，其特征在于，控制信号承载用于连接或断开延时单元输入端与带抽头延时线的输入端的比特表示。
9.按照权利要求1的方法，其特征在于，带抽头延时线的输出信号被输入到鉴相器或鉴频器。
10.按照权利要求1的方法，其特征在于，以下信号中的至少一个信号被输入到带抽头延时线并且被带抽头延时线延时：-参考频率信号，
11.按照权利要求1的方法，其特征在于，带抽头延时线的输出信号被输入到分频电路。
12.按照权利要求1的方法，其特征在于，以下信号中的至少一个信号被输入到带抽头延时线并且被带抽头延时线延时：-压控振荡器的输出信号，以及
13.一种带有借助于可变延时的抖动补偿的锁相环频率合成器，该可变延时按照来自控制单元的控制信号将到相频检测器的信号延时，该频率合成器的特征在于，在正遭受相位抖动的信号通过相频检测器之前对所述相位抖动进行补偿的带抽头延时线，所述锁相环频率合成器是∑Δ控制的锁相环频率合成器，所述控制单元计算需要的抖动补偿，并且所述控制单元根据从∑Δ调制器得到的信号来确定所述需要的抖动补偿，并且所述可变延迟是借助于带抽头延时线实现的。
14.按照权利要求13的频率合成器，其特征在于，积分器积分和缩放误差信号，所述误差信号是在代表输入到所述∑Δ调制器的分数的信号与所述∑Δ调制器输出的信号之间的差以便控制所述锁相环频率合成器的分频器，积分器输出信号是用于控制带抽头延时线的信号。
15.按照权利要求13的频率合成器，其特征在于，带抽头延时线包括多个具有正比于2的连续幂的电容的电容器。
16.按照权利要求14的频率合成器，其特征在于，用于连接或断开带抽头延时线的电容器的开关，其中相应于二进制数的二进制表示的比特位置的各个电容被连接或断开，二进制数由一个或多个控制信号承载。
17.按照权利要求13的频率合成器，其特征在于，带抽头延时线包括多个串联连接的延时单元。
18.按照权利要求14的频率合成器，其特征在于，一个或多个开关用于按照比特表示而连接或断开一个或多个延时单元与带抽头延时线的输入端或输出端，所述比特表示由控制信号承载。
19.按照权利要求18的频率合成器，其特征在于，一个或多个开关，每个开关连接或断开延时单元输出端与带抽头延时线的输出端。
20.按照权利要求18的频率合成器，其特征在于，一个或多个开关，每个开关连接或断开延时单元输入端与带抽头延时线的输入端。
21.按照权利要求13的频率合成器，其特征在于，带抽头延时线的输出信号被输入到鉴相器或鉴频器。
22.按照权利要求13的频率合成器，其特征在于，以下信号中的至少一个信号被输入到带抽头延时线并且被带抽头延时线延时：-参考频率信号，
23.按照权利要求13的频率合成器，其特征在于，带抽头延时线的输出信号被输入到分频电路。
24.按照权利要求13的频率合成器，其特征在于，以下信号中的至少一个信号被输入到带抽头延时线并且被带抽头延时线延时：-压控振荡器的输出信号，以及
25.一种无线电通信系统，其特征在于，用于实行按照权利要求1-12的任一项的方法的装置。
26.一种无线电通信系统，其特征在于，一个或多个按照权利要求13-24的任一项的频率合成器。
用于抖动补偿的方法和系统
技术领域
[0001] 本发明涉及西格马-德耳塔调制器(∑Δ调制器)和锁相环。具体地，本发明涉及在∑Δ-控制的分数-N分频合成器中的抖动补偿。
背景技术
[0002] 许多通信系统需要稳定的和低噪声的频率以用于通信。这样的示范性的通信系统是GSM、DCS 1800和蓝牙。通过分数-N合成器可以得到相对于各种参考振荡器频率都很灵活的稳定频率。分数-N合成器生成在根据两个有理数乘以参考频率而确定的两个分别的标称频率之间的频率。通常，该有理数是通过分频电路在两个整数除数之间进行改变而得到的。通过按照指定的图案在有理数之间进行改变，可以对一系列参考振荡器得到想要的频率。在频率之间进行改变(分度比(division ratio))的一个问题是引入了相位噪声。合成的频率将包括输出信号的、高于或低于想要的频率的一系列频率分量。按照现有技术的∑Δ-控制的分数合成器被显示于图1中。
[0003] 英国专利申请GB2097206说明了一种包括双开关的分频器的锁相环型频率合成器。生成并自适应地调节补偿信号，以减小相位抖动。相位抖动是由于可变分频器的输出脉冲并不是有规则地间隔而导致的。在一个实施例中，在信号加到相位补偿器的输入端之前先对不规则性进行抑制。
[0004] 美国专利US5834987描述包括可编程分频器的频率合成器系统和方法。该分频器被控制成把VCO输出信号的频率除以第一或第二整数比。∑Δ调制器响应于调制输入而产生除法器控制输入。波动的补偿信号被提供到鉴相器输出端。
[0005] 美国专利US4179670公开了一种带有抖动补偿的分数分度比合成器。抖动补偿被在相位比较器的输出端处插入。补偿信号通过环路滤波器被传送到压控振荡器。对于在参n考频率fr处的多个周期的一个分数，M的标称分度比加1。该分数是N/2 的比率，其中N可以使用以fr进行时钟控制的∑Δ调制器而在循环的基础上加1。
[0006] 美国专利US4771196描述了利用带有集成电容器的级联差分跨导放大器的电子可变有源模拟延时线。
[0007] 美国专利US20020008557给出了数字锁相环，其中数控振荡器的输出馈送给多级带抽头延时线，从而提供一系列不同频率的时钟信号。代表输出信号中的定时误差的控制信号确定用于输出的带抽头延时线的抽头。
[0008] 美国专利US5036294揭示开关电容器锁相环。
[0009] 以上列举的文件中没有一个文件公开用于在锁相环的相位检测之前或在锁相环的振荡器信号生成之后提供抖动补偿的频率合成的方法和系统，其中抖动补偿是借助于可变延时线引入的。
发明内容
[0010] 对于锁相环频率合成器，在不同频率之间的快速切换(例如，到蓝牙的高速率扩展中)需要大的环路带宽。现有技术的具有大的环路带宽的锁相环通常在许多应用中会有太多的带外噪声。现有技术中噪声的主要部分是来源于在不同除数之间进行切换时的分频器。
[0011] 因此，本发明的一个目的是提供一种抖动补偿的方法和系统，以减小源自分频电路的带外噪声。
[0012] 此外，有一个目的是在抖动进一步受到鉴相器非线性影响之前减小这样的噪声/抖动。
[0013] 另一个目的是借助于可变延时电路和延时控制电路完成抖动补偿。
[0014] 再一个目的是借助于∑Δ调制器完成延时控制。
[0015] 最后，还有一个目的是借助于可控的带抽头延时线实现可变延时电路。
[0016] 这些目的是通过控制多级带抽头延时线的发明满足的。
[0017] 本发明提供了一种对锁相环频率合成器进行抖动补偿的方法，可变延时单元按照来自控制单元的控制信号将到相频检测器的信号延时，该方法的特征在于，在正遭受相位抖动的信号通过相频检测器之前对所述相位抖动进行补偿，所述锁相环频率合成器是∑Δ控制的锁相环频率合成器，所述控制单元计算需要的抖动补偿，其中所述需要的抖动补偿是根据从∑Δ调制器得到的信号来确定的，抖动补偿的可变延时是借助于带抽头延时线实现的。
[0018] 在本发明的一个实施例中，将由锁相环频率合成器的分频器使用的多个整数除数中的每个除数是按照由所述∑Δ调制器根据分数设置输入生成的、代表整数除数的分数加权的分数图案进行选择的。
[0019] 在本发明的另一个实施例中，将由锁相环频率合成器的分频器使用的第一和第二整数的分数通过由所述∑Δ调制器根据分数设置输入生成的、用于选择第一和第二整数的二进制分数图案而被确定。
[0020] 本发明还提供了一种带有借助于可变延时的抖动补偿的锁相环频率合成器，该可变延时按照来自控制单元的控制信号将到相频检测器的信号延时，该频率合成器的特征在于，在正遭受相位抖动的信号通过相频检测器之前对所述相位抖动进行补偿的带抽头延时线，所述锁相环频率合成器是∑Δ控制的锁相环频率合成器，所述控制单元计算需要的抖动补偿，并且所述控制单元根据可从∑Δ调制器得到的信号来确定所述需要的抖动补偿，并且所述可变延迟是借助于带抽头延时线实现的。
[0021] 在本发明的一个实施例中，用于生成代表将由锁相环频率合成器的分频器使用的多个整数除数的分数加权的分数图案的所述∑Δ调制器、或用于预先生成地存储代表多个整数除数的分数加权的分数图案的存储单元，分数图案在要工作的时间处从多个整数除数中选择一个整数除数。
[0022] 在本发明的另一个实施例中，用于生成用来确定将由锁相环频率合成器的分频器使用的第一和第二整数的分数的二进制分数图案的所述∑Δ调制器、或用于预先生成地存储用来确定第一和第二整数的分数的二进制分数图案的存储单元，二进制分数图案选择第一或第二整数，二进制分数图案是根据分数设置输入生成或恢复的。
[0023] 在本发明的又一个实施例中，积分器积分和缩放误差信号，所述误差信号是在代表输入到所述∑Δ调制器的分数的信号与所述∑Δ调制器输出的信号之间的差以便控制所述锁相环频率合成器的分频器，积分器输出信号是用于控制带抽头延时线的信号。
[0024] 下面参照附图，借助例子来描述本发明的优选实施例。
附图说明
[0025] 图1图示了按照现有技术的∑Δ-控制的合成器。
[0026] 图2显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第一实施例。
[0027] 图3显示按照本发明的利用数字可变延时对∑Δ调制器引起的抖动进行补偿的第一实施例。
[0028] 图4显示按照本发明的对∑Δ调制器引起的抖动进行补偿的推广的第一实施例。
[0029] 图5显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第二实施例。
[0030] 图6显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第三实施例。
[0031] 图7显示按照本发明的延时控制的实施例。
[0032] 图8显示按照本发明的由带抽头延时线实现的可变延时的实施例。
[0033] 图9显示按照本发明的由包括D触发器的带抽头延时线实现的可变延时的第一典型形式。
[0034] 图10显示按照本发明的由包括D触发器的带抽头延时线实现的可变延时的第二典型形式。
[0035] 图11图示了按照本发明的50％占空比的时钟频率信号。
具体实施方式
[0036] 参照图1，∑Δ-控制的合成器结构包括相频检测器PFD、低通环路滤波器LPF、压控振荡器VCO、和分频器除以N或N+1。分频器除以N或N+1由具有分数设置输入分数的、以频率fref进行时钟控制的∑Δ调制器∑Δ调制器控制。频率fref的参考时钟信号fref被输入到相频检测器，与压控振荡器VCO的分频输出信号fout进行比较。通过经由∑Δ调制器调制的分频因子Div ctrl，得到平均分频因子Na
[0037] N≤Na≤N+1。
[0038] 分频因子的功率谱密度对于低频较小，而对于大约fref/2的频率增加到最大值，∑Δ调制器以fref进行时钟控制。高频分量被低通环路滤波器LPF抑制。然而，带外噪声电平对于许多应用可能仍旧太高。这对于较大的环路带宽尤其是一个问题。较大的环路带宽例如当需要在不同的频率之间快速切换时是必需的，在例如到蓝牙的高速率扩展中便是如此
[0039] 某些现有技术解决方案通过在环路滤波器的输入端处加上补偿电流而补偿这个噪声。然而，这个解决方案遇到至少两个缺点：
[0040] -由于鉴相器中的非线性，相位噪声将从较高的频率被变频到较低的频率(基带)。一旦处于基带，则补偿相位噪声即便不是不可能，也将很困难。
[0041] -对于∑Δ转换器的数字实施方案(它们比模拟∑Δ转换器更通用)，需要模拟的数字-模拟(D/A)转换器，以便把补偿信号变换成模拟电流。而需要一个或多个D/A转换器则使得制造过程更复杂。
[0042] 本发明通过在信号被输入到相频检测器PFD之前对该信号进行相位补偿，而解决了这些问题。
[0043] 图2显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第一实施例。
[0044] 可变延时单元Var延时按照来自一个计算需要的抖动补偿的控制单元延时calc的控制信号来延时到鉴相器PFD的输入信号。优选地，控制单元也被以频率fref进行时钟控制。需要的抖动补偿由可从∑Δ调制器得到的信号来确定。延时控制信号DCS被输入到可变延时单元Var延时。
[0045] 可变延时Var延时控制着信号的瞬时相位。优选地，被控制的量是被馈送到相频检测器PFD输入端的信号的瞬时零交叉。于是可变延时控制零交叉情况。
[0046] 在没有补偿时，如图1所示的，以及假设有锁定的环路，则在时间nTref(其中，n是整数以及Tref＝1/fref)反馈到检测器PFD的信号sfb的两个零交叉之间的时间Td可被表示为
[0047] Td(mTref)＝NaTout+q(mTref)Tout
[0048] 其中Tout＝1/fout，而q(nTref)是周期抖动。
[0049] 假设系统在周期0启动，则在周期n积累的相位抖动是：
[0050]
[0051] 可变延时可以完全数字地实现，正如图3上具体地图示的，图3也图示了数字延时Dig Delay的时钟控制Clk2。优选地，数字延时由输出频率信号fout进行时钟控制。输出频率信号fout的正负波前(flank)可被使用来获得对于50％占空比输出频率信号的、小到0.5Tout的步长。如在图2中那样，控制单元延时calc和∑Δ调制器∑Δ调制器优选地被以参考频率时钟信号fref进行时钟控制Clk1。
[0052] 在推广的实施例中，通过加权得到平均的除法因子Na。图4图示了推广的第一实施例，其中一系列分频因子，Ni∈{...，N-1，N，N+1，N+2，...}，通过以下加权进行平均：
[0053]
[0054] 其中wi是权重，这样
[0055]
[0056] 类似的推广也应用于第二和第三实施例，这对于读者是显而易见的。
[0057] 图5显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第二实施例。在图5上，在除法单元除以N或N+1之前先补偿抖动。与图2的优选实施例相比较，输入到可变延时Var/dig延时的信号的频率要高得多。而且，除法单元的除数需要被补偿。延时计算器和∑Δ调制器被用参考频率fref进行时钟控制Clk1。可变延时Var/dig延时可以是模拟或数字的。按照本发明的模拟和数字延时的优选实施例图示于图8-10。对于数字延时的情形，可变延时Var/dig延时的延时单元优选地被用等同于输入信号fout的时钟信号Clk2进行时钟控制。因此，时钟信号可以对可变延时Var/dig延时内部地取回，而不用特定的外部时钟信号输入端口。对于最小的步长，数字可变延时的延时单元优选地由50％占空比时钟频率信号的正负波前触发。对于模拟可变延时Var/dig延时则不需要时钟信号Clk2。
[0058] 图6显示按照本发明的对∑Δ调制器引起的抖动进行补偿的第三实施例。相频检测器PFD的输出信号取决于它的两个输入信号之间的相位差。不管第一输入的相位领先还是第二输入的相位滞后，这个差值是相同的。因此，单元Var/dig延时的可变延时的正负号与图2的实施例相比较是相反的。在图5上，延时计算器延时calc和∑Δ调制器被用参考频率fref进行时钟控制Clk1。可变延时Var/dig延时可以是模拟或数字的。对于数字延时的情形，延时单元被用时钟信号Clk2进行时钟控制。优选地，输出频率信号fout被使用于对数字可变延时进行时钟控制，如在图3的实施例中那样。输出频率信号fout的正负波前可被使用来获得对于50％占空比输出频率信号的、小到0.5Tout的步长。对于模拟可变延时Var/dig延时则不需要时钟信号输入Clk2。
[0059] 图2-6的实施例可以组合。本发明覆盖例如具有一个以上的可变延时单元的实施例。
[0060] 图7显示按照本发明的延时控制的实施例。积累的相位抖动Δφ(mTref)的估值通过对误差信号ε积分而得到。误差信号是在相应于想要的分数Na的输入信号分数与控制分频单元除以N或N+1的输出信号Div ctrl之间的差。Div ctrl是从用时钟信号Clock进行时钟控制的∑Δ调制器输出的。相位基本上是积分的频率，以及误差信号ε在延时calc中被积分并且缩放2π/Na倍以得到估计的相位抖动。可变延时和延时控制信号DCS相应于对于图2的实施例的这个估值。延时calc也被用时钟信号Clock进行时钟控制。图5的实施例的延时控制信号大到Na倍，或替换地，可变延时在延时单元Var/dig延时中被相应地缩放。图6的实施例的延时控制信号具有相反的正负号或这个正负号被包括在延时单元Var/dig延时中。
[0061] 图8显示按照本发明的由带抽头延时线实现的模拟可变延时的实施例。带抽头延时线由多个级联的分段组成，每个分段包括：具有跨导Gi的放大器，其被图示为倒相器；具有电容Ci的电容器；和开关Si，i ∈[0，n]，其中n是带抽头延时线的分段数。带抽头延时线的总的延时等于具有闭合开关Si的分段的延时的总和，其中具有闭合开关的分段i贡献正比于Gi/Ci的延时。通过改变电源电压和偏置电流可以得到各种跨导Gi(取决于跨导电路)。
[0062] 有噪声的可变延时本身可以引入比可变延时所补偿的更多的相位噪声。对于图8所示的带抽头延时线，如果从低噪声的稳定的电源电压供电以及通过不使用比所必须的更多的延时，则噪声电平可被保持在最小值。由于制造过程的公差而造成的与标称值的偏差也可能需要考虑。对于大多数应用，不需要特别的低噪声设计的倒相器。图8的实施例在抖动补偿方面进一步的优点在于，可以取消分开的多比特数字-模拟(D/A)转换器。
[0063] 在对于所有的倒相器给定相等的跨导Gi后，电容器可以表示二进制数值，即Ci＝i2C0，i＞0。然后开关Si，i≥0，可以在二进制延时控制信号中具有它们的二进制对应关系(1对应于闭合的开关，以及0对应于打开的开关)。至少这是对于想要的精确的电平的情形，因为如上所述，延时线生成的噪声随分段数而增加。然而，本发明也覆盖表示延时的其它的替换例。
[0064] 如图8所示的可变延时的实施例的最大优点在于，电容器可以由CMOS晶体管的栅极-体电容实现。由此，可变延时可以在熟知的数字CMOS制造过程中被实施。
[0065] 如图9和10所示，带抽头延时线也可以是完全数字的。这两个图显示由包括D触发器D0，D1，D2，...，Dn的带抽头延时线实现的可变延时的实施例。D触发器D0是可任选的。每个D触发器D0，...，Dn被用时钟信号Clock进行时钟控制。如果触发器仅仅在一个波前上(正的或负的)被进行波前触发，则每个触发器代表一个Tclock的延时步长，其中Tclock是时钟信号Clock的时间周期。优选地，如图11所示，触发器在50％占空比时钟信号的正负波前被触发，延时步长被减小为Tclock/2。在图11上，偏置电平说明时钟频率信号可以是NRZ(不归零)或是RZ(归零)的。在图9和10上，开关Si，i＝0，1，2，...n，由延时控制信号控制。在图9和10上，在同一时间开关S0，S1，...，Sn中只有一个开关被连接。
[0066] 图9显示全数字带抽头延时线的第一典型形式，而图10显示第二典型形式。
[0067] 本发明不打算仅仅限于以上详细地描述的实施例。可以在不背离本发明的情况下作出改变和修改。本发明覆盖在以下权利要求的范围内的所有的修改。
