半导体引线框及电镀方法，有半导体引线框的半导体封装转让专利
申请号 : CN200510106953.7
文献号 : CN1770440B
文献日 : 2010-05-05
发明人 : 崔祐硕 , 金重道 , 金银熙 , 李秀奉
申请人 : 三星TECHWIN株式会社
摘要 :
本申请涉及半导体引线框及电镀方法，有半导体引线框的半导体封装。该方法包括：准备由Fe-Ni合金(42号合金)形成的基底，并在该基底上镀覆晶粒尺寸小于1微米的镀层。通过使Sn镀层的晶粒尺寸最小化，可以抑制当在Fe-Ni合金(42号合金)形成的基底上形成Sn镀层时晶须的生长。
权利要求 :
1.一种半导体引线框，包括：
42号Fe-Ni合金基底；以及
直接镀在该基底上的晶粒尺寸小于1微米的第一层，所述第一层的上表面远离所述基底，所述第一层的下表面靠近所述基底，并且在所述第一层的上表面上不设置第二层，所述第一层由选自包括Sn合金和Sn的组的材料形成，其中，所述第一层上出现的任何Sn晶须的直径在1-5微米范围内，并且最大长度小于20微米。
2.如权利要求1所述的半导体引线框，其中，所述Sn合金层包括选自Ag、Bi、Cu和Zn中的至少一种金属。
3.如权利要求2所述的半导体引线框，其中，所述Sn合金层包括重量小于5％的选自Ag、Bi、Cu和Zn中的所述金属。
4.一种半导体封装，包括：
具有多个端子的半导体芯片；
电连接到该半导体芯片的端子的多个引线；
连接到外部端子并连接到所述引线的多个外部连接引线；
封闭所述半导体芯片、引线和外部连接引线的一部分的模塑树脂；以及至少直接镀在所述外部连接引线的暴露表面上的、晶粒尺寸小于1微米的第一镀层，所述第一镀层的上表面远离所述外部连接引线，所述第一镀层的下表面靠近所述外部连接引线，并且在所述第一镀层的上表面上不设置第二层，所述第一镀层由选自包括Sn合金和Sn的组的材料形成，其中，所述第一层上出现的任何Sn晶须的直径在1-5微米范围内，并且最大长度小于20微米；并且其中所述引线和所述外部连接引线由42号Fe-Ni合金形成。
5.如权利要求4所述的半导体封装，其中，所述Sn合金层包括选自Ag、Bi、Cu和Zn中的至少一种金属。
6.如权利要求5所述的半导体封装，其中，所述Sn合金层包括重量小于5％的选自Ag、Bi、Cu和Zn中的金属。
7.如权利要求4所述的半导体封装，还包括形成在所述引线的外表面上的Ag镀层。
说明书 :
技术领域
本申请涉及使用锡的半导体引线框，其中通过减小粒径而减少了晶须的形成。本申请还涉及具有引线框的半导体封装以及电镀引线框的方法。
背景技术
传统上，半导体引线框是半导体封装的核心部件，其将半导体封装的内部部件连接到外部端子。通过冲压工艺或者蚀刻工艺，半导体引线框被形成为各种形状和结构，用于与其它部件比如半导体芯片一起形成半导体封装。
半导体引线框包括晶片托盘(die pad)，在上面安装半导体芯片。晶片托盘形成在衬底的中央，晶片托盘的四角由托盘连接条(tie bar)支承。多个内部引线由引脚连接条(dambar)相邻地连接。多个外部引线被设置在引脚连接条的与内部引线相反的一侧，使得在制造半导体封装时，外部引线能够连接到外部端子。另外，在内引线的端部形成用于连接要安装的半导体芯片的每一个端子的引线接合区。
因为外部引线要直接电连接到外部端子，引线框的外部引线必须是焊料可浸润的，并且抗腐蚀，以便于与外部端子钎焊。为了获得焊料可浸润性，在外部引线的预定区域上镀覆由Sn和Pb的合金组成的钎焊底层。
但是，最近，由于环境法规的限制，不能再用Pb，因此用纯Sn取代了Sn-Pb合金。在半导体引线框上镀覆Sn的一个问题是产生晶须(whisker)。晶须是长度为若干毫米、宽度为1-5微米的胡须形状的锡单晶。由于晶须的生长，可能会发生引线框与外部端子的连接断开，或者，由于晶须的断裂碎片，会导致电子部件故障。
在美国专利No.5,393,573中公开了一种通过在Sn镀层中注入Pb，Bi，Sb，Ti，Cu，Ag，Au和Cd离子来尽量减少晶须的方法。在美国专利公开No.2003-0226758中公开了一种通过将晶面的角度控制到5-22°来尽量减少Sn或者Sn合金镀层中的晶须的方法。在美国专利公开No.2003-0025182中公开了一种通过控制镀层的张力来尽量减少Sn或者Sn镀层中的晶须的方法。另外，在美国专利公开No.20020187364中公开了一种通过形成底镀层来尽量减少Sn镀层中的晶须的方法。
图1的示意图图示了当在Cu形成的基底110上形成Sn镀层120时晶须130是如何产生的。
见图1，当形成Sn镀层120时，据信是由于内应力而在Cu组成的基底110上形成了晶须130。在室温下，原子穿过晶粒边界扩散，而不是在晶粒内部扩散。形成基底110的Cu原子的扩散速度大于用镀层的Sn原子的扩散速度。因此，由于Cu原子优先扩散到镀层的Sn晶粒边界，在基底110和Sn镀层之间的晶粒边界上形成铜锡金属间化合物Cu6Sn5.因此，晶粒边界的体积扩大了大约45％.结果，由于作用于晶粒的压应力，生长了晶须130.
传统上，为了减少晶须130，已经研究了：通过退火工艺、底镀层工艺或者重熔工艺形成扩散阻挡层，以阻止Cu原子在室温下向晶粒边界的优先扩散；降低提供优先扩散路径的晶粒边界的比例；降低晶粒边界的扩散能力；降低在镀层和基底之间的晶粒边界上产生的总体压应力。
图2的示意图图示了当在42号合金(Fe-42％Ni)形成的基底210上形成Sn镀层时，晶须是如何生成的。
见图2，当在Fe-Ni合金形成的基底210上形成Sn镀层220时，由于在Sn镀层220和基底210之间存在热膨胀率的差异，生成了晶须。当温度循环作用于Sn镀层220和基底210时，高温时的压应力作用于Sn镀层220和基底210之间的晶粒边界，从而，当连续地施加温度循环时就生长了晶须。由于生成晶须的机制不同于Cu基底时的机制，因此传统的在使用Cu基底时减少晶须的方法没有效果。
另外，如果使用额外的工艺比如退火工艺、底镀层工艺(underlying plating process)和重熔工艺(reflow process)来减少晶须，则总体工艺时间会增加，工艺管理复杂化，从而增加制造成本。
另外，为了使镀层具有粗晶粒尺寸或者排列整齐的晶粒，需要严格地控制工艺条件。
传统上，为了实现10微米厚的镀层，必须以20安培每平方分米(ASD)电镀60秒。但是，在预镀Sn的引线框的情况下，要满足该电镀条件，电镀设备的总体长度必须较大，或者电镀速度必须是一般的传统电镀速度的一半。
半导体引线框包括晶片托盘(die pad)，在上面安装半导体芯片。晶片托盘形成在衬底的中央，晶片托盘的四角由托盘连接条(tie bar)支承。多个内部引线由引脚连接条(dambar)相邻地连接。多个外部引线被设置在引脚连接条的与内部引线相反的一侧，使得在制造半导体封装时，外部引线能够连接到外部端子。另外，在内引线的端部形成用于连接要安装的半导体芯片的每一个端子的引线接合区。
因为外部引线要直接电连接到外部端子，引线框的外部引线必须是焊料可浸润的，并且抗腐蚀，以便于与外部端子钎焊。为了获得焊料可浸润性，在外部引线的预定区域上镀覆由Sn和Pb的合金组成的钎焊底层。
但是，最近，由于环境法规的限制，不能再用Pb，因此用纯Sn取代了Sn-Pb合金。在半导体引线框上镀覆Sn的一个问题是产生晶须(whisker)。晶须是长度为若干毫米、宽度为1-5微米的胡须形状的锡单晶。由于晶须的生长，可能会发生引线框与外部端子的连接断开，或者，由于晶须的断裂碎片，会导致电子部件故障。
在美国专利No.5,393,573中公开了一种通过在Sn镀层中注入Pb，Bi，Sb，Ti，Cu，Ag，Au和Cd离子来尽量减少晶须的方法。在美国专利公开No.2003-0226758中公开了一种通过将晶面的角度控制到5-22°来尽量减少Sn或者Sn合金镀层中的晶须的方法。在美国专利公开No.2003-0025182中公开了一种通过控制镀层的张力来尽量减少Sn或者Sn镀层中的晶须的方法。另外，在美国专利公开No.20020187364中公开了一种通过形成底镀层来尽量减少Sn镀层中的晶须的方法。
图1的示意图图示了当在Cu形成的基底110上形成Sn镀层120时晶须130是如何产生的。
见图1，当形成Sn镀层120时，据信是由于内应力而在Cu组成的基底110上形成了晶须130。在室温下，原子穿过晶粒边界扩散，而不是在晶粒内部扩散。形成基底110的Cu原子的扩散速度大于用镀层的Sn原子的扩散速度。因此，由于Cu原子优先扩散到镀层的Sn晶粒边界，在基底110和Sn镀层之间的晶粒边界上形成铜锡金属间化合物Cu6Sn5.因此，晶粒边界的体积扩大了大约45％.结果，由于作用于晶粒的压应力，生长了晶须130.
传统上，为了减少晶须130，已经研究了：通过退火工艺、底镀层工艺或者重熔工艺形成扩散阻挡层，以阻止Cu原子在室温下向晶粒边界的优先扩散；降低提供优先扩散路径的晶粒边界的比例；降低晶粒边界的扩散能力；降低在镀层和基底之间的晶粒边界上产生的总体压应力。
图2的示意图图示了当在42号合金(Fe-42％Ni)形成的基底210上形成Sn镀层时，晶须是如何生成的。
见图2，当在Fe-Ni合金形成的基底210上形成Sn镀层220时，由于在Sn镀层220和基底210之间存在热膨胀率的差异，生成了晶须。当温度循环作用于Sn镀层220和基底210时，高温时的压应力作用于Sn镀层220和基底210之间的晶粒边界，从而，当连续地施加温度循环时就生长了晶须。由于生成晶须的机制不同于Cu基底时的机制，因此传统的在使用Cu基底时减少晶须的方法没有效果。
另外，如果使用额外的工艺比如退火工艺、底镀层工艺(underlying plating process)和重熔工艺(reflow process)来减少晶须，则总体工艺时间会增加，工艺管理复杂化，从而增加制造成本。
另外，为了使镀层具有粗晶粒尺寸或者排列整齐的晶粒，需要严格地控制工艺条件。
传统上，为了实现10微米厚的镀层，必须以20安培每平方分米(ASD)电镀60秒。但是，在预镀Sn的引线框的情况下，要满足该电镀条件，电镀设备的总体长度必须较大，或者电镀速度必须是一般的传统电镀速度的一半。
发明内容
本发明提供了一种半导体引线框(lead frame)，其中，通过使用高速喷嘴施加高电流密度减小晶粒尺寸，从而缩短电镀时间，使形成的晶须最少。本发明还提供了具有所述半导体引线框的半导体封装，以及半导体引线框的电镀方法。
根据本发明的一方面，提供了一种半导体引线框，包括：由Fe-Ni合金(42号合金)形成的基底，以及直接镀在该基底上的晶粒尺寸小于1微米的第一镀层，所述第一镀层的上表面远离所述基底，所述第一镀层的下表面靠近所述基底，并且在所述第一镀层的上表面上不设置第二镀层，所述第一镀层由选自包括Sn合金和Sn的组的材料形成。
所述镀层可以是Sn层和/或Sn合金层，Sn合金层包括选自Ag、Bi、Cu和Zn中的至少一种金属。
根据本发明的一方面，提供了一种半导体封装，包括：半导体芯片；分别电连接到该半导体芯片的端子的多个引线；连接到外部端子并连接到所述引线的多个外部连接引线；封闭所述半导体芯片、引线和外部连接引线的一部分的模塑树脂；以及至少直接镀在所述外部连接引线的暴露表面上的、晶粒尺寸小于1微米的第一镀层，所述第一镀层的上表面远离所述外部连接引线，所述第一镀层的下表面靠近所述外部连接引线，并且在所述第一镀层的上表面上不设置第二层，所述第一镀层由选自包括Sn合金和Sn的组的材料形成；并且其中所述引线和所述外部连接引线由Fe-Ni合金形成。
所述引线和外部连接引线可以由Fe-Ni合金形成，所述镀层可以是Sn层和/或Sn合金层.
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的外表面上形成晶粒尺寸小于1微米的Sn和/或Sn合金镀层。
所述Sn或者Sn合金镀层可以使用施加至少30ASD的电流密度的电镀方法形成。
所述镀层可以通过使用高速喷嘴在基底上喷洒电镀液来形成。
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的表面上部分地镀覆晶粒尺寸小于1微米的Sn和/或Sn合金镀层；并通过冲洗上面形成了镀层的基底来完成电镀。
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的整个表面上镀覆Sn刮平层(striking layer)；在该基底的表面上部分地镀覆晶粒尺寸小于1微米的Sn和/或Sn合金镀层；剥除不需要被镀覆的区域上形成的镀层；并通过冲洗上面形成了镀层的基底来完成电镀。
根据本发明的一方面，提供了一种半导体引线框，包括：由Fe-Ni合金(42号合金)形成的基底，以及直接镀在该基底上的晶粒尺寸小于1微米的第一镀层，所述第一镀层的上表面远离所述基底，所述第一镀层的下表面靠近所述基底，并且在所述第一镀层的上表面上不设置第二镀层，所述第一镀层由选自包括Sn合金和Sn的组的材料形成。
所述镀层可以是Sn层和/或Sn合金层，Sn合金层包括选自Ag、Bi、Cu和Zn中的至少一种金属。
根据本发明的一方面，提供了一种半导体封装，包括：半导体芯片；分别电连接到该半导体芯片的端子的多个引线；连接到外部端子并连接到所述引线的多个外部连接引线；封闭所述半导体芯片、引线和外部连接引线的一部分的模塑树脂；以及至少直接镀在所述外部连接引线的暴露表面上的、晶粒尺寸小于1微米的第一镀层，所述第一镀层的上表面远离所述外部连接引线，所述第一镀层的下表面靠近所述外部连接引线，并且在所述第一镀层的上表面上不设置第二层，所述第一镀层由选自包括Sn合金和Sn的组的材料形成；并且其中所述引线和所述外部连接引线由Fe-Ni合金形成。
所述引线和外部连接引线可以由Fe-Ni合金形成，所述镀层可以是Sn层和/或Sn合金层.
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的外表面上形成晶粒尺寸小于1微米的Sn和/或Sn合金镀层。
所述Sn或者Sn合金镀层可以使用施加至少30ASD的电流密度的电镀方法形成。
所述镀层可以通过使用高速喷嘴在基底上喷洒电镀液来形成。
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的表面上部分地镀覆晶粒尺寸小于1微米的Sn和/或Sn合金镀层；并通过冲洗上面形成了镀层的基底来完成电镀。
根据本发明的一个方面，提供了一种镀覆半导体引线框的方法，包括：准备由Fe-Ni合金(42号合金)形成的基底；在该基底的整个表面上镀覆Sn刮平层(striking layer)；在该基底的表面上部分地镀覆晶粒尺寸小于1微米的Sn和/或Sn合金镀层；剥除不需要被镀覆的区域上形成的镀层；并通过冲洗上面形成了镀层的基底来完成电镀。
附图说明
通过参照附图详细描述本发明的实施例，可以更加清楚本发明的上述以及其它特征和优点。附图中：
图1的示意图图示了当在Cu形成的基底上形成Sn镀层时晶须是如何生成的；
图2的示意图图示了当在42号合金(Fe-42％Ni)形成的基底上形成Sn镀层时晶须是如何生成的；
图3是根据本发明的一个实施例的半导体引线框的顶视图；
图4是使用图3所示的半导体引线框的半导体封装的剖面图；
图5是能够消除当在Fe-Ni合金形成的基底上形成Sn镀层时在晶粒边界上发生的压应力的设备的示意图；
图6是图5中生长的晶须的照片。
图1的示意图图示了当在Cu形成的基底上形成Sn镀层时晶须是如何生成的；
图2的示意图图示了当在42号合金(Fe-42％Ni)形成的基底上形成Sn镀层时晶须是如何生成的；
图3是根据本发明的一个实施例的半导体引线框的顶视图；
图4是使用图3所示的半导体引线框的半导体封装的剖面图；
图5是能够消除当在Fe-Ni合金形成的基底上形成Sn镀层时在晶粒边界上发生的压应力的设备的示意图；
图6是图5中生长的晶须的照片。
具体实施方式
下面结合图示了本发明的实施例的附图更充分地描述本发明。
图3是根据本发明的一个实施例的半导体引线框300的顶视图。
见图3，半导体引线框300包括上面安装半导体芯片的晶片托盘302。晶片托盘302设置在板301的中央，晶片托盘302的四角由托盘连接条303支承。
多个引线304设置在晶片托盘302的边缘上。引线304相邻地连接到引线连接条305。在引线304的边缘上形成在随后的工艺中要连接到要安装的半导体芯片的端子上的引线接合区。外部连接引线306形成在引线连接条305的与引线304相反的侧面，使得当将半导体引线框300安装到半导体封装上时，引线304连接到外部端子。
当完成半导体封装的制造时，托盘连接条303和引线连接条305被去除。
图4是使用图3的半导体引线框300的半导体封装400的剖面图。
见图4，使用粘合件401将半导体芯片402连接到芯片托盘302.引线304通过通过金属线404被引线接合到半导体芯片402的焊接区403.外部连接引线306电连接到外部电路的端子.通过使用模塑树脂405模塑，半导体芯片402和引线304形成半导体封装400.
在引线304的端部形成Ag镀层406，以提高半导体芯片402和引线304之间的引线接合能力。另外，在外部连接引线306的表面的预定区域上形成Sn镀层407，以增加外部连接引线306与外部基底的焊接可浸润性。
Sn镀层407可以由纯Sn和/或Sn合金形成，在所述合金中添加了重量比小于5％的诸如Ag，Bi，Cu或Zn等金属。
镀覆方法可以是预镀框(pre-plated frame(PPF))方法：在制造半导体封装之前，在半导体引线框的表面上预镀具有高焊接浸润性的材料。当使用PPF方法在基底上形成镀层时，单次工艺就足以形成用于引线接合和基底上的安装的镀层。
一种双调预镀框方法(two tone pre-plated frame)是：使用不同的金属独立地镀覆对应于引线304的部分和对应于引线框的基底的外部连接引线306的部分。在双调预镀框方法中，在用于引线框的基底的表面上形成Ag镀层406，在外部连接引线306的表面上形成Sn镀层407。相应地，可以使用由Fe-Ni合金(42号合金)形成的半导体引线框300(见图3)，从而拓宽可以使用的材料的范围。
具有上述结构的半导体封装400的制造工艺包括半导体芯片连接工艺、引线接合工艺和模塑工艺。
半导体芯片连接工艺是将半导体芯片402附着到半导体引线框300的晶片托盘302上的工艺。引线接合工艺是通过接合金线或者铝线将半导体芯片402的端子连接到半导体引线框300的引线304的工艺。模塑工艺是用绝缘体405比如EMC树脂密封半导体芯片402、金属线404和引线304的工艺。
为了改善半导体芯片402的粘附力以及引线304的引线接合的特性，在晶片托盘302和引线304上形成由具有预定特性的金属比如Ag组成的镀层406。
在模塑工艺之后，在外部连接引线306的表面上形成由Sn和/或Sn合金组成的镀层407，以改善当暴露于模塑部分之外的外部连接引线306被安装到基底上时外部连接引线306的焊接可浸润性。
本发明的一个特征是，当使用由Fe-Ni合金(42号合金)组成的基底时，将晶粒尺寸最小化，以使形成的晶须最少。Fe-Ni合金(42号合金)是按重量包括42％的Ni和58％的Fe，以及少量的其它成分的合金。
图5是当在由Fe-Ni合金形成的基底上形成Sn镀层时，能够消除晶粒边界上的压应力的设备的示意图。
见图5，由于Sn向Fe-Ni合金(42号合金)组成的基底中扩散的速度大于Fe-Ni合金(42号合金)向Sn镀层407中的扩散速度，在室温下不会由于扩散而生长晶须。因此，晶粒边界的比例不影响在室温下由于扩散而发生的晶须生长。
但是，当对Sn镀层407和由Fe-Ni合金(42号合金)形成的基底施以温度循环时，由于Sn的热膨胀系数大于Fe-Ni合金(42号合金)的热膨胀系数，Sn更易于在较高温度下膨胀。因此，Sn镀层407经受压应力。由于晶粒边界的结构不均一，与晶粒内部相比，在晶粒边界上更容易发生扩散或者变形。相应地，在晶粒边界上一部分压应力可以被缓解，晶粒边界的比例越高，也就是晶粒尺寸越小，则该效果越大。
另外，见图6，当施加温度循环时，由于Sn镀层407和由Fe-Ni合金(42号合金)形成的基底之间的热膨胀系数差导致的压应力，在Sn镀层407中生长晶须。同时，可以看到沿着晶粒边界发生破裂。
为了继续晶须生长，必须连续供应锡原子。但是，随着晶须的生长，由于Sn镀层407中的锡原子有限，锡原子源被消耗，晶须的生长最终停止。
如果晶粒尺寸较小，当由于温度循环产生破裂时，破裂点会增长。破裂点的增长指示了当施加温度循环时晶须可以生长的极限，因为供应Sn离子的路径在破裂点处被断开了。结果是，晶粒尺寸的减小能够抑制晶须的生长。
半导体封装中的Sn镀层的传统晶粒尺寸是2-10微米。但是，根据本发明的一个方面，Sn镀层407的晶粒尺寸可以小于1微米，从而减少晶须的生长。根据本发明，在由Fe-Ni合金(42号合金)形成的基底中，可以将Sn晶须的直径控制到大约1-5微米。当精细控制晶粒尺寸时，晶须的最大长度可以被控制到小于20微米。
通过镀覆来减小晶粒尺寸的方法包括：降低金属离子浓度；增加添加剂的量；增加电流密度；降低温度；降低混合比；增加极化。
在本发明中，通过增加电流密度来减小晶粒尺寸，因为，尽管其它的方法也可以减小晶粒尺寸，但是必须降低镀覆速度。
当电流密度大于传统电流密度的两倍时，对在温度循环下晶须的生长的抑制有效，因为这导致晶粒尺寸充分减小。另外，当镀覆厚度均匀时，通过增加电流密度，可以减少镀覆时间，从而提高生产率。镀层的厚度正比于电流密度与电镀时间的积。
但是，需要一种增加临界电流密度的方法，因为，如果仅仅增加电流密度，Sn镀层407会烧毁。增加电流密度的有效方法包括使用高速喷嘴强烈搅动电镀液。
这样，由于金属离子被流畅地供应到Fe-Ni合金(42号合金)形成的基底和Sn电镀液之间的晶粒边界，可以施加高电流密度。Sn预镀引线框使用掩模，以镀覆外部连接引线306的一部分，高速喷涂方法尤其可应用于这种结构。
喷涂电镀液的速度必须大于1m/sec，电流密度必须大于30ASD。如上所述，可以向在Fe-Ni合金(42号合金)形成的基底上形成的Sn或者Sn合金镀层407添加重量小于5％的金属，比如Ag，Bi，Cu或者Zn。
另一种可以降低晶粒尺寸的方法是刮平电镀方法(strikingplating method)。也就是，在从半导体引线框300的表面去除油污或者杂质之后，使用从半导体引线框300的表面去除氧化物、氢氧化物或者腐蚀形成的化合物的连续酸洗工艺(continuous picklingprocess)，清洁半导体引线框300。
接下来，在5ASD在半导体引线框300的外部连接引线306上进行刮平部分电镀，进行大约5秒种。结果，形成厚度大约0.2微米的镀层。此时，Sn刮平电镀液的浓度大约为20g/L，酸的浓度大约为80ml/L，初始浓度大约为40ml/L，诸如光亮剂等添加剂的浓度大约为30ml/L，诸如抗氧化剂等添加剂的浓度大约为5ml/L。
在完成局部刮平电镀之后，在半导体引线框300的外部连接引线306上形成Sn镀层407的部分镀层。此时，在50ASD进行Sn电镀25秒，然后，就获得了厚度为10微米的镀层。另外，用于形成Sn镀层407的电镀液是锡电镀液或者锡合金电镀液，其中添加了重量小于5％的Ag，Bi，Cu或者Zn。
在锡电镀液中，当电镀金属离子时用于形成层的金属离子的浓度大约为60ml/L，溶解金属离子并为电镀液提供导电性的酸的浓度大约为60ml/L，诸如光亮剂等添加剂的浓度为40ml/L，诸如抗氧化剂等添加剂的浓度约为10ml/L。
接下来，在中和之后冲洗和干燥半导体引线框300。
当对外部连接引线306的整个表面进行刮平电镀以避免使用复杂的设备时，可以在外部连接引线306上形成局部Sn镀层407之后使用稀释的硝酸剥离Sn镀层407的镀在外部连接引线306之外的表面上的部分。此时，工艺顺序是：除脂→酸洗→在整个表面上进行Sn镀层407的刮平镀→Sn局部电镀→剥离→中和→冲洗和干燥。
在本说明书中，说明了预镀引线框方法。但是，在半导体封装工艺中可以使用预镀引线框方法电镀半导体封装的外部连接引线，以提供具有细晶粒的外部连接，从而使晶须的形成最少。
如上所述，本发明的半导体引线框、具有半导体引线框的半导体封装以及电镀半导体引线框的方法可以提供如下优点：
首先，通过在由Fe-Ni合金(42号合金)形成的基底上电镀Sn时使Sn的晶粒尺寸最小化，可以抑制晶须的生长。
第二，当在由Fe-Ni合金(42号合金)形成的基底上形成Sn镀层时，通过抑制晶须的生长，可以防止由于晶须的断裂而使引线框与外部端子断开或者使半导体部件出现故障。
第三，可以使用高电流密度在由Fe-Ni合金(42号合金)形成的基底上形成Sn镀层，这可以缩短电镀时间，从而提高生产率。
第四，通过使用高速喷嘴强力搅动电镀液，可以防止形成在由Fe-Ni合金(42号合金)形成的基底上的镀层的烧毁。
尽管上面结合实施例具体图示和描述了本发明，但是本领域的普通技术人员理解，可以在所附权利要求限定的本发明的实质范围内作出各种形式上和细节上的变化。
对相关专利申请的引用
本申请基于2004年10月5日递交于韩国知识产权局的韩国专利申请No.10-20040079188要求其优先权。该申请的全部公开内容通过引用结合在本申请中。
图3是根据本发明的一个实施例的半导体引线框300的顶视图。
见图3，半导体引线框300包括上面安装半导体芯片的晶片托盘302。晶片托盘302设置在板301的中央，晶片托盘302的四角由托盘连接条303支承。
多个引线304设置在晶片托盘302的边缘上。引线304相邻地连接到引线连接条305。在引线304的边缘上形成在随后的工艺中要连接到要安装的半导体芯片的端子上的引线接合区。外部连接引线306形成在引线连接条305的与引线304相反的侧面，使得当将半导体引线框300安装到半导体封装上时，引线304连接到外部端子。
当完成半导体封装的制造时，托盘连接条303和引线连接条305被去除。
图4是使用图3的半导体引线框300的半导体封装400的剖面图。
见图4，使用粘合件401将半导体芯片402连接到芯片托盘302.引线304通过通过金属线404被引线接合到半导体芯片402的焊接区403.外部连接引线306电连接到外部电路的端子.通过使用模塑树脂405模塑，半导体芯片402和引线304形成半导体封装400.
在引线304的端部形成Ag镀层406，以提高半导体芯片402和引线304之间的引线接合能力。另外，在外部连接引线306的表面的预定区域上形成Sn镀层407，以增加外部连接引线306与外部基底的焊接可浸润性。
Sn镀层407可以由纯Sn和/或Sn合金形成，在所述合金中添加了重量比小于5％的诸如Ag，Bi，Cu或Zn等金属。
镀覆方法可以是预镀框(pre-plated frame(PPF))方法：在制造半导体封装之前，在半导体引线框的表面上预镀具有高焊接浸润性的材料。当使用PPF方法在基底上形成镀层时，单次工艺就足以形成用于引线接合和基底上的安装的镀层。
一种双调预镀框方法(two tone pre-plated frame)是：使用不同的金属独立地镀覆对应于引线304的部分和对应于引线框的基底的外部连接引线306的部分。在双调预镀框方法中，在用于引线框的基底的表面上形成Ag镀层406，在外部连接引线306的表面上形成Sn镀层407。相应地，可以使用由Fe-Ni合金(42号合金)形成的半导体引线框300(见图3)，从而拓宽可以使用的材料的范围。
具有上述结构的半导体封装400的制造工艺包括半导体芯片连接工艺、引线接合工艺和模塑工艺。
半导体芯片连接工艺是将半导体芯片402附着到半导体引线框300的晶片托盘302上的工艺。引线接合工艺是通过接合金线或者铝线将半导体芯片402的端子连接到半导体引线框300的引线304的工艺。模塑工艺是用绝缘体405比如EMC树脂密封半导体芯片402、金属线404和引线304的工艺。
为了改善半导体芯片402的粘附力以及引线304的引线接合的特性，在晶片托盘302和引线304上形成由具有预定特性的金属比如Ag组成的镀层406。
在模塑工艺之后，在外部连接引线306的表面上形成由Sn和/或Sn合金组成的镀层407，以改善当暴露于模塑部分之外的外部连接引线306被安装到基底上时外部连接引线306的焊接可浸润性。
本发明的一个特征是，当使用由Fe-Ni合金(42号合金)组成的基底时，将晶粒尺寸最小化，以使形成的晶须最少。Fe-Ni合金(42号合金)是按重量包括42％的Ni和58％的Fe，以及少量的其它成分的合金。
图5是当在由Fe-Ni合金形成的基底上形成Sn镀层时，能够消除晶粒边界上的压应力的设备的示意图。
见图5，由于Sn向Fe-Ni合金(42号合金)组成的基底中扩散的速度大于Fe-Ni合金(42号合金)向Sn镀层407中的扩散速度，在室温下不会由于扩散而生长晶须。因此，晶粒边界的比例不影响在室温下由于扩散而发生的晶须生长。
但是，当对Sn镀层407和由Fe-Ni合金(42号合金)形成的基底施以温度循环时，由于Sn的热膨胀系数大于Fe-Ni合金(42号合金)的热膨胀系数，Sn更易于在较高温度下膨胀。因此，Sn镀层407经受压应力。由于晶粒边界的结构不均一，与晶粒内部相比，在晶粒边界上更容易发生扩散或者变形。相应地，在晶粒边界上一部分压应力可以被缓解，晶粒边界的比例越高，也就是晶粒尺寸越小，则该效果越大。
另外，见图6，当施加温度循环时，由于Sn镀层407和由Fe-Ni合金(42号合金)形成的基底之间的热膨胀系数差导致的压应力，在Sn镀层407中生长晶须。同时，可以看到沿着晶粒边界发生破裂。
为了继续晶须生长，必须连续供应锡原子。但是，随着晶须的生长，由于Sn镀层407中的锡原子有限，锡原子源被消耗，晶须的生长最终停止。
如果晶粒尺寸较小，当由于温度循环产生破裂时，破裂点会增长。破裂点的增长指示了当施加温度循环时晶须可以生长的极限，因为供应Sn离子的路径在破裂点处被断开了。结果是，晶粒尺寸的减小能够抑制晶须的生长。
半导体封装中的Sn镀层的传统晶粒尺寸是2-10微米。但是，根据本发明的一个方面，Sn镀层407的晶粒尺寸可以小于1微米，从而减少晶须的生长。根据本发明，在由Fe-Ni合金(42号合金)形成的基底中，可以将Sn晶须的直径控制到大约1-5微米。当精细控制晶粒尺寸时，晶须的最大长度可以被控制到小于20微米。
通过镀覆来减小晶粒尺寸的方法包括：降低金属离子浓度；增加添加剂的量；增加电流密度；降低温度；降低混合比；增加极化。
在本发明中，通过增加电流密度来减小晶粒尺寸，因为，尽管其它的方法也可以减小晶粒尺寸，但是必须降低镀覆速度。
当电流密度大于传统电流密度的两倍时，对在温度循环下晶须的生长的抑制有效，因为这导致晶粒尺寸充分减小。另外，当镀覆厚度均匀时，通过增加电流密度，可以减少镀覆时间，从而提高生产率。镀层的厚度正比于电流密度与电镀时间的积。
但是，需要一种增加临界电流密度的方法，因为，如果仅仅增加电流密度，Sn镀层407会烧毁。增加电流密度的有效方法包括使用高速喷嘴强烈搅动电镀液。
这样，由于金属离子被流畅地供应到Fe-Ni合金(42号合金)形成的基底和Sn电镀液之间的晶粒边界，可以施加高电流密度。Sn预镀引线框使用掩模，以镀覆外部连接引线306的一部分，高速喷涂方法尤其可应用于这种结构。
喷涂电镀液的速度必须大于1m/sec，电流密度必须大于30ASD。如上所述，可以向在Fe-Ni合金(42号合金)形成的基底上形成的Sn或者Sn合金镀层407添加重量小于5％的金属，比如Ag，Bi，Cu或者Zn。
另一种可以降低晶粒尺寸的方法是刮平电镀方法(strikingplating method)。也就是，在从半导体引线框300的表面去除油污或者杂质之后，使用从半导体引线框300的表面去除氧化物、氢氧化物或者腐蚀形成的化合物的连续酸洗工艺(continuous picklingprocess)，清洁半导体引线框300。
接下来，在5ASD在半导体引线框300的外部连接引线306上进行刮平部分电镀，进行大约5秒种。结果，形成厚度大约0.2微米的镀层。此时，Sn刮平电镀液的浓度大约为20g/L，酸的浓度大约为80ml/L，初始浓度大约为40ml/L，诸如光亮剂等添加剂的浓度大约为30ml/L，诸如抗氧化剂等添加剂的浓度大约为5ml/L。
在完成局部刮平电镀之后，在半导体引线框300的外部连接引线306上形成Sn镀层407的部分镀层。此时，在50ASD进行Sn电镀25秒，然后，就获得了厚度为10微米的镀层。另外，用于形成Sn镀层407的电镀液是锡电镀液或者锡合金电镀液，其中添加了重量小于5％的Ag，Bi，Cu或者Zn。
在锡电镀液中，当电镀金属离子时用于形成层的金属离子的浓度大约为60ml/L，溶解金属离子并为电镀液提供导电性的酸的浓度大约为60ml/L，诸如光亮剂等添加剂的浓度为40ml/L，诸如抗氧化剂等添加剂的浓度约为10ml/L。
接下来，在中和之后冲洗和干燥半导体引线框300。
当对外部连接引线306的整个表面进行刮平电镀以避免使用复杂的设备时，可以在外部连接引线306上形成局部Sn镀层407之后使用稀释的硝酸剥离Sn镀层407的镀在外部连接引线306之外的表面上的部分。此时，工艺顺序是：除脂→酸洗→在整个表面上进行Sn镀层407的刮平镀→Sn局部电镀→剥离→中和→冲洗和干燥。
在本说明书中，说明了预镀引线框方法。但是，在半导体封装工艺中可以使用预镀引线框方法电镀半导体封装的外部连接引线，以提供具有细晶粒的外部连接，从而使晶须的形成最少。
如上所述，本发明的半导体引线框、具有半导体引线框的半导体封装以及电镀半导体引线框的方法可以提供如下优点：
首先，通过在由Fe-Ni合金(42号合金)形成的基底上电镀Sn时使Sn的晶粒尺寸最小化，可以抑制晶须的生长。
第二，当在由Fe-Ni合金(42号合金)形成的基底上形成Sn镀层时，通过抑制晶须的生长，可以防止由于晶须的断裂而使引线框与外部端子断开或者使半导体部件出现故障。
第三，可以使用高电流密度在由Fe-Ni合金(42号合金)形成的基底上形成Sn镀层，这可以缩短电镀时间，从而提高生产率。
第四，通过使用高速喷嘴强力搅动电镀液，可以防止形成在由Fe-Ni合金(42号合金)形成的基底上的镀层的烧毁。
尽管上面结合实施例具体图示和描述了本发明，但是本领域的普通技术人员理解，可以在所附权利要求限定的本发明的实质范围内作出各种形式上和细节上的变化。
对相关专利申请的引用
本申请基于2004年10月5日递交于韩国知识产权局的韩国专利申请No.10-20040079188要求其优先权。该申请的全部公开内容通过引用结合在本申请中。