高电压缓冲器模组以及电压侦测电路转让专利
申请号 : CN200510119555.9
文献号 : CN1783719B
文献日 : 2010-05-05
发明人 : 陈国基 , 陈克明
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明提供一种高电压缓冲器模组以及电压侦测电路，所述高电压缓冲器模组，适用于输入/输出缓冲器电路。输入/输出缓冲器电路耦接在高电压电路及低电压电路之间。高电压缓冲器模组操作于第一供应电压及互补于第一供应电压的第二供应电压之间。高电压缓冲器模组，包括，上拉模组以及电压侦测电路。上拉模组耦接于第一供应电压及输出节点之间，根据输入信号输出第一供应电压至输出节点。电压侦测电路用以从预设集合的电压位准中，选择至少一偏压于上拉模组，电压侦测电路是根据第一供应电压的降幅而选择偏压。本可使得单一栅极氧化层输出缓冲电路在任何操作电压下皆保持可操作的状态，以消除高压缓冲输出模组在低电压操作时所发生的失效状况。
权利要求 :
1.一种高电压缓冲器模组，具有单一栅极氧化层晶体管，并应用于一输入/输出缓冲器电路，该输入/输出缓冲器电路耦接于一高电压电路及一低电压电路之间，该高电压缓冲器模组操作于一第一供应电压及一第二供应电压之间，该第二供应电压互补于该第一供应电压，该高电压缓冲器模组，包括：一上拉模组，耦接于该第一供应电压及一输出节点之间，根据一输入信号，输出该第一供应电压予该输出节点；以及一电压侦测电路，提供该上拉模组一第一或第二预设偏压，该第二预设偏压小于该第一预设偏压；
其中，当该第一供应电压减去该低电压电路的一低供应电压后，大于一预设临界值时，该电压侦测电路提供该第一预设偏压；
其中，当该第一供应电压减去该低电压电路的一低供应电压后，小于一预设临界值时，该电压侦测电路提供该第二预设偏压。
2.根据权利要求1所述的高电压缓冲器模组，其特征在于，该上拉模组具有一第一P型金属氧化物半导体晶体管，耦接该第一供应电压，该第一P型金属氧化物半导体晶体管的栅极接收该输入信号。
3.根据权利要求2所述的高电压缓冲器模组，其特征在于，该上拉模组具有一第二P型金属氧化物半导体晶体管，串联该第一P型金属氧化物半导体晶体管，该第二P型金属氧化物半导体晶体管的漏极耦接该输出节点，其栅极接收该电压侦测电路所提供的该第一预设偏压或该第二预设偏压。
4.根据权利要求3所述的高电压缓冲器模组，其特征在于，该电压侦测电路提供该第一预设偏压予该第二P型金属氧化物半导体晶体管的栅极。
5.根据权利要求1所述的高电压缓冲器模组，其特征在于，更包括一下拉模组，与该上拉模组串联于该输出节点及该第二供应电压之间。
6.一种电压侦测电路，用以在一高电压电路与一低电压电路之间，操作一高电压缓冲器模组，该高电压电路操作在一第一供应电压，该低电压电路操作在一第二供应电压，该电压侦测电路，包括：一偏压起始模组，操作在该第一供应电压，当该第一供应电压小于一第一预设位准时，该偏压起始模组将一第一预设偏压改变成一第二预设偏压；以及一位准转换缓冲器，耦接该偏压起始模组，并且操作在该第二供应电压之下，用以将该第一预设偏压调整在一第一电压位准；
其中，当该高电压缓冲器模组操作在该被调整过的第一预设偏压及该第二预设偏压时，该高电压缓冲器模组接收两个偏压，用以维持其操作。
7.根据权利要求6所述的电压侦测电路，其特征在于，该偏压起始模组包括一N型金属氧化物半导体晶体管，其源极接地，其栅极接收该第二供应电压。
8.根据权利要求7所述的电压侦测电路，其特征在于，该偏压起始模组包括一第一P型金属氧化物半导体晶体管，其源极耦接该第一供应电压，其栅极接收该第二供应电压，其漏极耦接该N型金属氧化物半导体晶体管的漏极。
9.根据权利要求7所述的电压侦测电路，其特征在于，该位准转换缓冲器更包括至少一反相器。
说明书 :
技术领域
本发明是有关于一种半导体装置，特别是有关于一种单栅极氧化层(single gate oxide)输入/输出缓冲器电路。
背景技术
具有高密度、高效能、以及大尺寸整合的次微米(sub-micron)半导体装置的需求是日益增加。这些半导体装置的制程需要有较快的速度、高可靠度、及较大的生产力。当半导体装置的体积持续缩小时，现有形成栅极氧化层的半导体技术是会被质疑的。
现有的半导体装置具有一基底(substrate)，其包含许多电性隔离区，称为主动区(active region)。主动区一般包含晶体管的源极(source)区及漏极(drain)区，并通过一沟道区以分隔源极区及漏极区。在沟道区之上形成一栅极(gate)电极，用以切换晶体管。而在栅极电极与基底之间形成一栅极氧化层(gate oxide)，其特性及厚度可决定集成电路的效能及可靠度。
电路中的寄生电容的充放电时间会影响电路元件(例如MOS晶体管)的操作速度。由于较低的操作电压可使得寄生电容产生较短的充放电时间，因此可增加电路操作速度。为了降低操作电压，晶体管必须具有较小的临界电压。由于栅极氧化层的厚度与基底效应(body effect)是呈比例关系的，故第一种降低临界电压的方式是为减小栅极氧化层的厚度。
晶体管的可靠度也会受其本身的栅极氧化层厚度所影响。举例而言，若在栅极电极施加过量的电压时，栅极氧化层会电性崩溃，使得在栅极电极与源极间，形成电路的短路(short)。造成栅极氧化层发生电性崩溃的电压称为崩溃电压(breakdownvoltage)，其与栅极氧化层的厚度有关。由于栅极氧化层的厚度必需厚到足够预防电性崩溃，因此，当晶体管操作在较大的操作电压时，需要较厚的栅极氧化层来承受较大的崩溃电压。
在同一集成电路中，有些半导体装置是操作于不同的操作电压。举例而言，在微处理器中，对于速度要求较高的元件，是操作在较低的电压(例如1.8V～2.0V)，而对于速度要求较低的元件而言，是操作在较高的电压(例如3.3V～5.0V)。操作在低操作电压(例如1.8V)的晶体管具有较薄的栅极氧化层(一般为)；而操作在高操作电压(例如5V)的晶体管具有较厚的栅极氧化层(一般为)。当栅极氧化层的厚度增加时，可使得栅极氧化层较不容易造成电性崩溃。
输入/输出(input/output；以下简称I/O)缓冲器电路一般需要将一输入操作电压转换成一较高与较低的操作电压。当两个具有不同的操作电压的电路必须连接在一起时，需使用I/O缓冲器电路来连接彼此。现有的设计方式，是利用双栅极氧化结构或是堆叠晶体管方式来降低栅极氧化层电性崩溃的影响。这些现有的方法虽提供了一些方法来保护栅极氧化层，但却会有效能上的限制，例如，在低电压驱动的异常表现，以及增加光罩(mask)、制程的步骤，及制造成本。
图1显示现有双栅极氧化层输入/输出缓冲电路.输入/输出缓冲电路100包含厚栅极氧化层的PMOS、NMOS晶体管、以及薄栅极氧化层的PMOS、NMOS晶体管.高电压位准转换器102包含厚栅极氧化层PMOS晶体管104、以及厚栅极氧化层NMOS晶体管106.低电压缓冲模组108包含薄栅极氧化层PMOS晶体管110及薄栅极氧化层NMOS晶体管112.输入/输出缓冲电路100用以将输入垫114所接收的高供应电压VDDPST(例如3.3V)转换成低供应电压VDD(例如，1.8V)，并且由输出垫116输出.因此，输入垫114的信号操作范围是为0V至3.3V，而输出垫116的信号操作范围是为0V至1.8V.
输入/输出缓冲电路100作为输入电路与输出电路之间的接口，其中，输入电路是操作在高供应电压，而输出电路是操作在低供应电压。由于输入/输出缓冲电路100具有双电压栅极氧化层结构，故可避免耦接在输出垫116的低电压电路受到栅极氧化层电压应力(voltage stress)的破坏。
输入/输出缓冲电路100包含四个反相器118、120、122、124。当高电压电路耦接输入垫114时，反相器118利用高供应电压VDDPST作为其本身的供应电压。因此，反相器118需使用厚栅极氧化层的PMOS、NMOS晶体管，用以避免栅极氧化层电性崩溃。反相器120操作于低供应电压VDD，并接收反相器118所输出的反相信号。由于反相器120所接收的输入信号操作在高供应电压VDDPST，故反相器120需使用具有厚栅极氧化层的晶体管。由于反相器120操作于VDD与0V之间，故反相器122、124仅需薄栅极氧化层晶体管。反相器122及124作为输入高电压电路及输出低电电路之间的缓冲器。为了使输出垫116的输出信号相位与输入垫114的输入信号的相位相同，故需使用四级反相器。
由于输入/输出缓冲电路100抵挡较高的输入操作电压，故可避免栅极氧化层损坏。然而，由于输入/输出缓冲电路100具有双栅极氧化层结构，使得在制造的过程中，需要额外的光罩(mask)，因而增加制程的步骤，并且也提高了制造成本。
图2A显示现有单一栅极氧化层输入缓冲电路200。输入垫202接收一输入电压，其振幅从一高供应电压到一互补的供应电压，例如由VDDPST(3.3V)到VSS(0V)。输入垫202驱动输出垫204。在输出垫204上具有一电压振幅，由低供应电压到互补的供应电压，例如由VDD(1.8)至VSS(0V)。在输入缓冲电路200中的高电压位准转换器206及低电压缓冲模组208，均为单一栅极氧化层(Single Gate Oxide；以下简称SGO)，其中，堆叠的PMOS晶体管210、212和NMOS晶体管214、216以及晶体管218、220分担栅极氧化层电压，以避免栅极氧化层的损毁。由于串联的PMOS晶体管222及NMOS晶体管224是用以限制栅极氧化层电压，故不需要大量的晶体管或是厚栅极氧化层。
利用SGO的输入缓冲电路200取代双栅极氧化层的输入/输出缓冲电路100，便可消除额外增加的光罩制程步骤。然而，由于输入缓冲电路200具有驱动条件的限制，在低电压(VDDPST)操作时会造成SGO缓冲电路的故障。减小后的高供应电压VDDPST(例如3.3V)与低供应电压VDD的差约等于或小于PMOS晶体管212的临界电压(VTHP)的绝对值。由于PMOS晶体管212的栅极电压不足以导通PMOS晶体管212，会造成输入缓冲器电路的故障。
图2B显示利用如图2A所示的现有SGOI/O的输出缓冲器电路的高电压缓冲输出模组226。导线228(PMOS晶体管的栅极驱动)以及导线230(NMOS晶体管栅极驱动)是用以接收输入信号。在输出垫232的输出信号电压约在VDDPST(例如3.3V)到VSS(例如0V)之间。在省电(energy saving)模式下，高电压缓冲输出模组226的驱动方面的问题会更严重，进而造成输入/输出缓冲器电路的故障.当减小后的高供应电压与低供应电压的差约等于或小于PMOS晶体管234的临界电压(VTHP)的绝对值时，PMOS晶体管234的源栅极电压差不足以导通PMOS晶体管234，因此造成输出缓冲器电路的故障。
现有的半导体装置具有一基底(substrate)，其包含许多电性隔离区，称为主动区(active region)。主动区一般包含晶体管的源极(source)区及漏极(drain)区，并通过一沟道区以分隔源极区及漏极区。在沟道区之上形成一栅极(gate)电极，用以切换晶体管。而在栅极电极与基底之间形成一栅极氧化层(gate oxide)，其特性及厚度可决定集成电路的效能及可靠度。
电路中的寄生电容的充放电时间会影响电路元件(例如MOS晶体管)的操作速度。由于较低的操作电压可使得寄生电容产生较短的充放电时间，因此可增加电路操作速度。为了降低操作电压，晶体管必须具有较小的临界电压。由于栅极氧化层的厚度与基底效应(body effect)是呈比例关系的，故第一种降低临界电压的方式是为减小栅极氧化层的厚度。
晶体管的可靠度也会受其本身的栅极氧化层厚度所影响。举例而言，若在栅极电极施加过量的电压时，栅极氧化层会电性崩溃，使得在栅极电极与源极间，形成电路的短路(short)。造成栅极氧化层发生电性崩溃的电压称为崩溃电压(breakdownvoltage)，其与栅极氧化层的厚度有关。由于栅极氧化层的厚度必需厚到足够预防电性崩溃，因此，当晶体管操作在较大的操作电压时，需要较厚的栅极氧化层来承受较大的崩溃电压。
在同一集成电路中，有些半导体装置是操作于不同的操作电压。举例而言，在微处理器中，对于速度要求较高的元件，是操作在较低的电压(例如1.8V～2.0V)，而对于速度要求较低的元件而言，是操作在较高的电压(例如3.3V～5.0V)。操作在低操作电压(例如1.8V)的晶体管具有较薄的栅极氧化层(一般为)；而操作在高操作电压(例如5V)的晶体管具有较厚的栅极氧化层(一般为)。当栅极氧化层的厚度增加时，可使得栅极氧化层较不容易造成电性崩溃。
输入/输出(input/output；以下简称I/O)缓冲器电路一般需要将一输入操作电压转换成一较高与较低的操作电压。当两个具有不同的操作电压的电路必须连接在一起时，需使用I/O缓冲器电路来连接彼此。现有的设计方式，是利用双栅极氧化结构或是堆叠晶体管方式来降低栅极氧化层电性崩溃的影响。这些现有的方法虽提供了一些方法来保护栅极氧化层，但却会有效能上的限制，例如，在低电压驱动的异常表现，以及增加光罩(mask)、制程的步骤，及制造成本。
图1显示现有双栅极氧化层输入/输出缓冲电路.输入/输出缓冲电路100包含厚栅极氧化层的PMOS、NMOS晶体管、以及薄栅极氧化层的PMOS、NMOS晶体管.高电压位准转换器102包含厚栅极氧化层PMOS晶体管104、以及厚栅极氧化层NMOS晶体管106.低电压缓冲模组108包含薄栅极氧化层PMOS晶体管110及薄栅极氧化层NMOS晶体管112.输入/输出缓冲电路100用以将输入垫114所接收的高供应电压VDDPST(例如3.3V)转换成低供应电压VDD(例如，1.8V)，并且由输出垫116输出.因此，输入垫114的信号操作范围是为0V至3.3V，而输出垫116的信号操作范围是为0V至1.8V.
输入/输出缓冲电路100作为输入电路与输出电路之间的接口，其中，输入电路是操作在高供应电压，而输出电路是操作在低供应电压。由于输入/输出缓冲电路100具有双电压栅极氧化层结构，故可避免耦接在输出垫116的低电压电路受到栅极氧化层电压应力(voltage stress)的破坏。
输入/输出缓冲电路100包含四个反相器118、120、122、124。当高电压电路耦接输入垫114时，反相器118利用高供应电压VDDPST作为其本身的供应电压。因此，反相器118需使用厚栅极氧化层的PMOS、NMOS晶体管，用以避免栅极氧化层电性崩溃。反相器120操作于低供应电压VDD，并接收反相器118所输出的反相信号。由于反相器120所接收的输入信号操作在高供应电压VDDPST，故反相器120需使用具有厚栅极氧化层的晶体管。由于反相器120操作于VDD与0V之间，故反相器122、124仅需薄栅极氧化层晶体管。反相器122及124作为输入高电压电路及输出低电电路之间的缓冲器。为了使输出垫116的输出信号相位与输入垫114的输入信号的相位相同，故需使用四级反相器。
由于输入/输出缓冲电路100抵挡较高的输入操作电压，故可避免栅极氧化层损坏。然而，由于输入/输出缓冲电路100具有双栅极氧化层结构，使得在制造的过程中，需要额外的光罩(mask)，因而增加制程的步骤，并且也提高了制造成本。
图2A显示现有单一栅极氧化层输入缓冲电路200。输入垫202接收一输入电压，其振幅从一高供应电压到一互补的供应电压，例如由VDDPST(3.3V)到VSS(0V)。输入垫202驱动输出垫204。在输出垫204上具有一电压振幅，由低供应电压到互补的供应电压，例如由VDD(1.8)至VSS(0V)。在输入缓冲电路200中的高电压位准转换器206及低电压缓冲模组208，均为单一栅极氧化层(Single Gate Oxide；以下简称SGO)，其中，堆叠的PMOS晶体管210、212和NMOS晶体管214、216以及晶体管218、220分担栅极氧化层电压，以避免栅极氧化层的损毁。由于串联的PMOS晶体管222及NMOS晶体管224是用以限制栅极氧化层电压，故不需要大量的晶体管或是厚栅极氧化层。
利用SGO的输入缓冲电路200取代双栅极氧化层的输入/输出缓冲电路100，便可消除额外增加的光罩制程步骤。然而，由于输入缓冲电路200具有驱动条件的限制，在低电压(VDDPST)操作时会造成SGO缓冲电路的故障。减小后的高供应电压VDDPST(例如3.3V)与低供应电压VDD的差约等于或小于PMOS晶体管212的临界电压(VTHP)的绝对值。由于PMOS晶体管212的栅极电压不足以导通PMOS晶体管212，会造成输入缓冲器电路的故障。
图2B显示利用如图2A所示的现有SGOI/O的输出缓冲器电路的高电压缓冲输出模组226。导线228(PMOS晶体管的栅极驱动)以及导线230(NMOS晶体管栅极驱动)是用以接收输入信号。在输出垫232的输出信号电压约在VDDPST(例如3.3V)到VSS(例如0V)之间。在省电(energy saving)模式下，高电压缓冲输出模组226的驱动方面的问题会更严重，进而造成输入/输出缓冲器电路的故障.当减小后的高供应电压与低供应电压的差约等于或小于PMOS晶体管234的临界电压(VTHP)的绝对值时，PMOS晶体管234的源栅极电压差不足以导通PMOS晶体管234，因此造成输出缓冲器电路的故障。
发明内容
为克服现有技术中的上述问题，本发明提供一种高电压缓冲器模组，适用于输入/输出缓冲器电路。输入/输出缓冲器电路耦接在高电压电路及低电压电路之间。高电压缓冲器模组操作于第一供应电压及互补于第一供应电压的第二供应电压之间。高电压缓冲器模组，包括，上拉模组以及电压侦测电路。上拉模组耦接于第一供应电压及输出节点之间，根据输入信号输出第一供应电压至输出节点。电压侦测电路用以从预设集合的电压位准中，选择至少一偏压于上拉模组，电压侦测电路是根据第一供应电压的降幅而选择偏压。
本发明所述的高电压缓冲器模组，该上拉模组具有一第一PMOS晶体管，耦接该第一供应电压，该第一PMOS晶体管的栅极接收该输入信号。
本发明所述的高电压缓冲器模组，该上拉模组具有一第二PMOS晶体管，串联该第一PMOS晶体管，该第二PMOS晶体管的漏极耦接该输出节点，其栅极接收该电压侦测电路所提供的偏压。
本发明所述的高电压缓冲器模组，更包括一下拉模组，与该上拉模组串联于该输出节点与该第二供应电压之间。
本发明另提供一种高电压缓冲器模组，其具有单一栅极氧化层晶体管，并应用于一输入/输出缓冲器电路。输入/输出缓冲器电路耦接于一高电压电路及一低电压电路之间。高电压缓冲器模组操作于一第一供应电压及一第二供应电压之间。第二供应电压互补于第一供应电压。本发明的高电压缓冲器模组，包括，一上拉模组以及一电压侦测电路。上拉模组耦接于第一供应电压及一输出节点之间，并根据一输入信号，输出第一供应电压予输出节点。电压侦测电路提供上拉模组一第一或第二预设偏压。第二预设偏压小于第一预设偏压。
当第一供应电压减去低电压电路的一低供应电压后，大于一预设临界值时，电压侦测电路提供第一预设偏压。当第一供应电压减去低电压电路的一低供应电压后，小于一预设临界值时，电压侦测电路提供第二预设偏压。
本发明所述的高电压缓冲器模组，该上拉模组具有一第一P型金属氧化物半导体晶体管，耦接该第一供应电压，该第一P型金属氧化物半导体晶体管的栅极接收该输入信号。
本发明所述的高电压缓冲器模组，该上拉模组具有一第二P型金属氧化物半导体晶体管，串联该第一P型金属氧化物半导体晶体管，该第二P型金属氧化物半导体晶体管的漏极耦接该输出节点，其栅极接收该电压侦测电路所提供的该第一预设偏压或该第二预设偏压。
本发明所述的高电压缓冲器模组，该电压侦测电路提供该第一预设偏压予该第二P型金属氧化物半导体晶体管的栅极。
本发明所述的高电压缓冲器模组，更包括一下拉模组，与该第一上拉模组串联于该输出节点及该第二供应电压之间。
本发明另提供一种电压侦测电路，用以在一高电压电路与一低电压电路之间，操作一高电压缓冲器模组.高电压电路操作在一第一供应电压.低电压电路操作在一第二供应电压.本发明的电压侦测电路，包括，一偏压起始模组以及一位准转换缓冲器.偏压起始模组操作在第一供应电压.当第一供应电压小于一第一预设位准时，偏压起始模组将一第一预设偏压改变成一第二预设偏压.位准转换缓冲器耦接偏压起始模组，并且操作在第二供应电压之下，用以将第一预设偏压调整在一第一电压位准.当高电压缓冲器模组操作在被调整过的第一预设偏压及第二预设偏压时，高电压缓冲器模组接收两个偏压，用以维持其操作.
本发明所述的电压侦测电路，该偏压起始模组包括一NMOS晶体管，其源极接地，其栅极接收该第二供应电压。
本发明所述的电压侦测电路，该偏压起始模组包括一第一PMOS晶体管，其源极耦接该第一供应电压，其栅极接收该第二供应电压，其漏极耦接该NMOS晶体管的漏极。
本发明所述的电压侦测电路，该位准转换缓冲器更包括至少一反相器。
本发明所述高电压缓冲器模组以及电压侦测电路，可使得SGO输出缓冲电路在任何操作电压下皆保持可操作的状态，以消除高压缓冲输出模组在低电压操作时所发生的失效状况。
本发明所述的高电压缓冲器模组，该上拉模组具有一第一PMOS晶体管，耦接该第一供应电压，该第一PMOS晶体管的栅极接收该输入信号。
本发明所述的高电压缓冲器模组，该上拉模组具有一第二PMOS晶体管，串联该第一PMOS晶体管，该第二PMOS晶体管的漏极耦接该输出节点，其栅极接收该电压侦测电路所提供的偏压。
本发明所述的高电压缓冲器模组，更包括一下拉模组，与该上拉模组串联于该输出节点与该第二供应电压之间。
本发明另提供一种高电压缓冲器模组，其具有单一栅极氧化层晶体管，并应用于一输入/输出缓冲器电路。输入/输出缓冲器电路耦接于一高电压电路及一低电压电路之间。高电压缓冲器模组操作于一第一供应电压及一第二供应电压之间。第二供应电压互补于第一供应电压。本发明的高电压缓冲器模组，包括，一上拉模组以及一电压侦测电路。上拉模组耦接于第一供应电压及一输出节点之间，并根据一输入信号，输出第一供应电压予输出节点。电压侦测电路提供上拉模组一第一或第二预设偏压。第二预设偏压小于第一预设偏压。
当第一供应电压减去低电压电路的一低供应电压后，大于一预设临界值时，电压侦测电路提供第一预设偏压。当第一供应电压减去低电压电路的一低供应电压后，小于一预设临界值时，电压侦测电路提供第二预设偏压。
本发明所述的高电压缓冲器模组，该上拉模组具有一第一P型金属氧化物半导体晶体管，耦接该第一供应电压，该第一P型金属氧化物半导体晶体管的栅极接收该输入信号。
本发明所述的高电压缓冲器模组，该上拉模组具有一第二P型金属氧化物半导体晶体管，串联该第一P型金属氧化物半导体晶体管，该第二P型金属氧化物半导体晶体管的漏极耦接该输出节点，其栅极接收该电压侦测电路所提供的该第一预设偏压或该第二预设偏压。
本发明所述的高电压缓冲器模组，该电压侦测电路提供该第一预设偏压予该第二P型金属氧化物半导体晶体管的栅极。
本发明所述的高电压缓冲器模组，更包括一下拉模组，与该第一上拉模组串联于该输出节点及该第二供应电压之间。
本发明另提供一种电压侦测电路，用以在一高电压电路与一低电压电路之间，操作一高电压缓冲器模组.高电压电路操作在一第一供应电压.低电压电路操作在一第二供应电压.本发明的电压侦测电路，包括，一偏压起始模组以及一位准转换缓冲器.偏压起始模组操作在第一供应电压.当第一供应电压小于一第一预设位准时，偏压起始模组将一第一预设偏压改变成一第二预设偏压.位准转换缓冲器耦接偏压起始模组，并且操作在第二供应电压之下，用以将第一预设偏压调整在一第一电压位准.当高电压缓冲器模组操作在被调整过的第一预设偏压及第二预设偏压时，高电压缓冲器模组接收两个偏压，用以维持其操作.
本发明所述的电压侦测电路，该偏压起始模组包括一NMOS晶体管，其源极接地，其栅极接收该第二供应电压。
本发明所述的电压侦测电路，该偏压起始模组包括一第一PMOS晶体管，其源极耦接该第一供应电压，其栅极接收该第二供应电压，其漏极耦接该NMOS晶体管的漏极。
本发明所述的电压侦测电路，该位准转换缓冲器更包括至少一反相器。
本发明所述高电压缓冲器模组以及电压侦测电路，可使得SGO输出缓冲电路在任何操作电压下皆保持可操作的状态，以消除高压缓冲输出模组在低电压操作时所发生的失效状况。
附图说明
图1显示现有双栅极氧化层输入/输出缓冲电路；
图2A显示现有单一栅极氧化层输入缓冲电路；
图2B显示利用如图2A所示的现有SGO输入/输出的输出缓冲器电路的高电压缓冲模组；
图3显示根据本发明的高电压缓冲模组的一实施例；
图4显示本发明的电压侦测电路的一实施例；
图5A显示本发明的SGO输出缓冲器电路的一实施例；
图5B显示本发明的SGO输出缓冲器电路的另一实施例。
图2A显示现有单一栅极氧化层输入缓冲电路；
图2B显示利用如图2A所示的现有SGO输入/输出的输出缓冲器电路的高电压缓冲模组；
图3显示根据本发明的高电压缓冲模组的一实施例；
图4显示本发明的电压侦测电路的一实施例；
图5A显示本发明的SGO输出缓冲器电路的一实施例；
图5B显示本发明的SGO输出缓冲器电路的另一实施例。
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本发明揭露一种单一栅极氧化层高电压缓冲器模组，其可运用于I/O缓冲器电路中，有一改善低电压驱动的功能。本发明的缓冲器模组是用以保护晶体管的栅极氧化层，而不用像现有技术一样，需要在I/O缓冲器电路中使用双栅极氧化层结构。本发明的电路改善低电压驱动的功能，保证I/O缓冲器电路所连接的电路可操作在不同的电压之下。由于不具有双栅极氧化层结构，故可降低制程所需的光罩、步骤、以及成本。
图3显示根据本发明的高电压缓冲模组300的一实施例，其是运用在SGO输入/输出缓冲器电路，并且具有双电压切换，用以消除低电压驱动方面的问题。高电压缓冲模组300相似于图2B所示的高电压缓冲输出模组226，其中，高电压缓冲模组300具有SGOPMOS晶体管302、304，以及SGO NMOS晶体管306、308。PMOS晶体管302、304作为上拉模组(pull up module)，接收一高供应电压VDDPST；而SGO NMOS晶体管306、308作为下拉模组(pulldown module)，接收一互补的(compleme ntary)供应电压，例如为接地(ground)电压。导线310(PMOS的栅极驱动)与导线312(NMOS的栅极驱动)接收输入信号。高电压缓冲模组300不同于高电压缓冲输出模组226，例如，高电压缓冲模组300的PMOS304的栅极电压是由一电压侦测电路316提供而具有双偏压(例如，节点A为低供应电压VDD，节点B为偏压GND)，取代高电压缓冲输出模组226为单偏压(例如低供应电压VDD)。由输出垫314可得到高电压缓冲模组300的输出信号。
电压侦测电路316根据高供应电压VDDPST的大小，决定节点318上的电压(V318)。当VDDPST＜VDD+|VTHP|时，则节点318会耦接节点B，使得节点318上的电压V318等于偏压GND，此动作解决了高压缓冲输出模组226在低电压操作时由于PMOS 234的栅极与源极的电压差过小造成的异常输出。当高供应电压VDDPST＞VDD+|VTHP|时，则节点318会耦接节点A，使得节点318上的电压V318等于低供应电压VDD。侦测并根据高供应电压VD DPST的大小来切换低供应电压VDD与偏压GND，如此便可消除SGO缓冲器在驱动时的异常。
图4显示本发明的电压侦测电路的一实施例。电压侦测电路400在输出端412产生双电压，例如，偏压GND或是低供应电压VDD。电压侦测电路400具有一偏压起始模组，是由堆叠PMOS晶体管电路404、以及NMOS晶体管408所构成，并操作在高供应电压VDDPST之下。电压侦测电路400亦可包括一由许多反相器所构成的位准转换缓冲器，其耦接在偏压起始模组与一输出端之间，并操作在低供应电压VDD。
电压侦测电路400监控堆叠PMOS晶体管电路404的导线402上的电压。本实施例的堆叠PMOS晶体管电路404是由两PMOS晶体管堆叠所组成。本领域技术人员皆知，为了降低导线402上的电压，可改变晶体管堆叠的数量。PMOS晶体管的栅极耦接其漏极，并且在PMOS晶体管的电压位准下降了|VTHP|，其中VTHP是为临界电压。因此，导线402上的电压是为VDDPST-n×|VTHP|，其中，n为PMOS晶体管的数目。
若导线402上的电压V402小于VDD+|VTHP|时，截止堆叠PMOS晶体管电路404中的PMOS晶体管。但由于NMOS晶体管408会导通，故使得节点406的电压等于0V。当节点406为低位准时，则节点410为高位准(低供应电压VDD)，用以维持输出端412上的电压位准，使其等于0V。
当导线402上的电压大于VDD+|VTHP|时，将导通堆叠PMOS晶体管电路404中的PMOS晶体管，使得节点406上的电压为高位准(VDDPST-n×|VTHP|)。此时，由于VDD的原故，NMOS晶体管408较仍被导通，但由于NMOS晶体管408的栅极长度比堆叠PMOS晶体管电路404长，故无法将节点406尽量保持在低位准。当节点406的位准变化至高位准时，节点410会变成低位准(VSS)，造成输出端412上的电压位准为低供应电压VDD。
电压侦测电路400可以被设置在IC的电源单元中，其只需μA(microampere)的待机电流。值得注意的是，此设计不需额外的外部偏压。另外，在一输入/输出缓冲电路中，电压侦测电路400的输出端412可被设置在不同位置，如此，电压侦测电路400便可控制多个输入/输出缓冲器。
图5A显示本发明的SGO输出缓冲器输入/输出电路的一实施例。如图所示，SGO输出缓冲器电路500使用电压侦测电路400。为了方便说明起见，在图5A中并未显示电压侦测电路400的详细电路，而仅以BIAS V代表图4中的输出端412上的信号.输入垫502耦接一高电压电路，用以提供一输入信号予PMOS晶体管504及NMOS晶体管506，该输入信号的电压范围在VDDPST(3.3V)至VSS(0V)之间.输出线508操作在低供应电压VDD(1.8V)至VSS(0V)之间，并连接一低电压电路.基极(substrate)耦接至高供应电压VDDPST的PMOS晶体管504以及PMOS晶体管510的栅极均接收BIASV，用以保证消除低电压驱动时的问题.换句话说，位移转换器512是用以将高供应电压VDDPST转换到低供应电压VDD，其在PMOS晶体管510的栅极利用BIAS V，以消除驱动之下的异常。低电压缓冲模组514在位准转换器512及耦接低电压电路(未显示)的输出端508之间，用以短暂地缓冲来自位准转换器512的信号。当输入垫502的信号为3.3V时，则输出线508的电压为1.8V。当输入垫502的信号为0V时，则输出线508的电压为0V。PMO S晶体管504及510的栅极由BIAS V控制，用以消除SGO输出缓冲器电路500在驱动时的问题。
图5B显示本发明的SGO输出缓冲器电路的实施例。SGO输出缓冲器电路516利用电压侦测电路400以改变低电压驱动的问题。为了方便说明起见，在图5B中并未显示电压侦测电路400的详细电路，而仅以BIAS V代表图4中的输出端412上的信号。低供应电压(VDD)前级驱动器电路518接收输入线520上的输入信号。输入线520耦接一低电压电路，其操作在一低供应电压，例如，VDD。前级驱动器电路518将位移转换器522在输出线524及526所产生的暂态信号与低电压电路相隔离。输入线520的输入信号的电压位准范围是在VDD(1.8V)至VSS(0V)。输出线528传送SGO输出缓冲器电路516的输出信号，其输出信号的电压位准范围是在3.3V至0V(即VDDPST至VSS)。PMOS晶体管530、532及534，利用耦接在栅极的BIAS V，以消除低电压驱动时的问题。PMOS晶体管536及538利用BIAS V，将SGO输出缓冲器电路516中的PMOS晶体管，维持在适当的偏压位准。
当前级驱动器电路518的输入线接收高位准信号时，例如1.8V，则前级驱动器电路518会将高位准信号出至输出线524及526。在输出线524上的高位准信号会导通NMOS晶体管540及542，将导线544的电压位准下拉至低位准(0V)。由于PMOS晶体管536的栅极接收来自导线544上的低位准信号，故会导通PMOS晶体管536。因此，使得导线546具有高位准信号(1.8V)。由于导线546耦接PMOS晶体管548的栅极，并且PMOS晶体管548的源极接收3.3V，故PMOS晶体管548的栅极-源极间的电压是为负电压，因而会导通PMOS晶体管548，使得导线550接收3.3V。此时，由于PMOS晶体管552的栅极耦接导线550，并且其栅极电压位准为3.3V，故PMOS晶体管552是为截止状态。
当导线524接收高位准信号时，导线526也会接收高位准信号。由于导线526耦接NMOS晶体管554的栅极，故会导通NMOS晶体管554，使得PMOS晶体管556的栅极接收低位准信号。此时，由于PMOS晶体管556的源极的电压位准为1.8V，故会导通PMOS晶体管556，使得导线558的电压位准为1.8V。导线558上的低电压位准会透过两个反相器传送至导线560，使得NMOS晶体管562导通。由于NMOS晶体管564的栅极接收1.8v，故NMOS晶体管564也会导通，将输出线528的电压位准下拉至VSS(0V)。总而言之，当NMOS晶体管562及564均导通时，会将输出线的电压位准下拉至接地位准(0V)。
当前级驱动器电路518的输入线520接收低位准信号(0V)时，前级驱动器电路518会将低电压输出至输出线524及526.当接收低电压的导线524透过反相器、导线566耦接至NMOS晶体管568的栅极时，会使得NMOS晶体管568的栅极接收高位准信号，因而导通NMOS晶体管568，进而导通NMOS晶体管570.当NMOS晶体管568及571均导通时，导线572上的电压位准等于0V，使得PMOS晶体管538导通，造成导线550上的电压位准等于1.8V.由于PMOS晶体管552的栅极接收1.8V，使得PMOS晶体管552及534均导通，因此，输出线528上的电压位准会等于3.3V.当导线524的电压位准为低电压时，导线526的电压位准也为低电压，导线526透过反相器，耦接到NMOS晶体管574的栅极.NMOS晶体管574的栅极会接收导线526上的低电压位准，因而导通NMOS晶体管574.当NMOS晶体管574导通时，导线558的电压位准为0V，使得导线560的电压位准为0V.
然而在于低电压操作时，当VDDPST＜VDD+|VTHP|条件发生时，通过偏压侦测/控制电路400将BIAS V输出为0V使得PMOS530、532、534保持在导通的状态，如此使得SGO输出缓冲电路516在任何操作电压下皆保持可操作的状态以消除前述高压缓冲输出模组226在低电压操作时所发生的失效状况。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200：输入/输出缓冲电路
200：输入缓冲电路
102、206：高电压位准转换器
104：厚栅极氧化层PMOS晶体管
106：厚栅极氧化层PMOS晶体管
108、208、514：低电压缓冲模组
110：薄栅极氧化层PMOS晶体管
112：薄栅极氧化层NMOS晶体管
114、202、502：输入垫
116、204、232、314：输出垫
118、120、122、124：反相器
210、212、218、220、222、234、302、304、504、510、530、532、534、536、538、548、552、556：PMOS晶体管
214、216、224、306、308、408、506、540、542、554、562、564、568、570、574：NMOS晶体管
226：高电压缓冲输出模组
300：高电压缓冲模组
228、230、310、312、402、544、546、550、558、560、566、572：导线
318、406、410：节点
316、400：电压侦测电路
404：堆叠PMOS晶体管电路
412：输出端
500、516：SGO输出缓冲器电路
508、524、526、528：输出线
512、522：位移转换器
518：前级驱动器电路
520：输入线
本发明揭露一种单一栅极氧化层高电压缓冲器模组，其可运用于I/O缓冲器电路中，有一改善低电压驱动的功能。本发明的缓冲器模组是用以保护晶体管的栅极氧化层，而不用像现有技术一样，需要在I/O缓冲器电路中使用双栅极氧化层结构。本发明的电路改善低电压驱动的功能，保证I/O缓冲器电路所连接的电路可操作在不同的电压之下。由于不具有双栅极氧化层结构，故可降低制程所需的光罩、步骤、以及成本。
图3显示根据本发明的高电压缓冲模组300的一实施例，其是运用在SGO输入/输出缓冲器电路，并且具有双电压切换，用以消除低电压驱动方面的问题。高电压缓冲模组300相似于图2B所示的高电压缓冲输出模组226，其中，高电压缓冲模组300具有SGOPMOS晶体管302、304，以及SGO NMOS晶体管306、308。PMOS晶体管302、304作为上拉模组(pull up module)，接收一高供应电压VDDPST；而SGO NMOS晶体管306、308作为下拉模组(pulldown module)，接收一互补的(compleme ntary)供应电压，例如为接地(ground)电压。导线310(PMOS的栅极驱动)与导线312(NMOS的栅极驱动)接收输入信号。高电压缓冲模组300不同于高电压缓冲输出模组226，例如，高电压缓冲模组300的PMOS304的栅极电压是由一电压侦测电路316提供而具有双偏压(例如，节点A为低供应电压VDD，节点B为偏压GND)，取代高电压缓冲输出模组226为单偏压(例如低供应电压VDD)。由输出垫314可得到高电压缓冲模组300的输出信号。
电压侦测电路316根据高供应电压VDDPST的大小，决定节点318上的电压(V318)。当VDDPST＜VDD+|VTHP|时，则节点318会耦接节点B，使得节点318上的电压V318等于偏压GND，此动作解决了高压缓冲输出模组226在低电压操作时由于PMOS 234的栅极与源极的电压差过小造成的异常输出。当高供应电压VDDPST＞VDD+|VTHP|时，则节点318会耦接节点A，使得节点318上的电压V318等于低供应电压VDD。侦测并根据高供应电压VD DPST的大小来切换低供应电压VDD与偏压GND，如此便可消除SGO缓冲器在驱动时的异常。
图4显示本发明的电压侦测电路的一实施例。电压侦测电路400在输出端412产生双电压，例如，偏压GND或是低供应电压VDD。电压侦测电路400具有一偏压起始模组，是由堆叠PMOS晶体管电路404、以及NMOS晶体管408所构成，并操作在高供应电压VDDPST之下。电压侦测电路400亦可包括一由许多反相器所构成的位准转换缓冲器，其耦接在偏压起始模组与一输出端之间，并操作在低供应电压VDD。
电压侦测电路400监控堆叠PMOS晶体管电路404的导线402上的电压。本实施例的堆叠PMOS晶体管电路404是由两PMOS晶体管堆叠所组成。本领域技术人员皆知，为了降低导线402上的电压，可改变晶体管堆叠的数量。PMOS晶体管的栅极耦接其漏极，并且在PMOS晶体管的电压位准下降了|VTHP|，其中VTHP是为临界电压。因此，导线402上的电压是为VDDPST-n×|VTHP|，其中，n为PMOS晶体管的数目。
若导线402上的电压V402小于VDD+|VTHP|时，截止堆叠PMOS晶体管电路404中的PMOS晶体管。但由于NMOS晶体管408会导通，故使得节点406的电压等于0V。当节点406为低位准时，则节点410为高位准(低供应电压VDD)，用以维持输出端412上的电压位准，使其等于0V。
当导线402上的电压大于VDD+|VTHP|时，将导通堆叠PMOS晶体管电路404中的PMOS晶体管，使得节点406上的电压为高位准(VDDPST-n×|VTHP|)。此时，由于VDD的原故，NMOS晶体管408较仍被导通，但由于NMOS晶体管408的栅极长度比堆叠PMOS晶体管电路404长，故无法将节点406尽量保持在低位准。当节点406的位准变化至高位准时，节点410会变成低位准(VSS)，造成输出端412上的电压位准为低供应电压VDD。
电压侦测电路400可以被设置在IC的电源单元中，其只需μA(microampere)的待机电流。值得注意的是，此设计不需额外的外部偏压。另外，在一输入/输出缓冲电路中，电压侦测电路400的输出端412可被设置在不同位置，如此，电压侦测电路400便可控制多个输入/输出缓冲器。
图5A显示本发明的SGO输出缓冲器输入/输出电路的一实施例。如图所示，SGO输出缓冲器电路500使用电压侦测电路400。为了方便说明起见，在图5A中并未显示电压侦测电路400的详细电路，而仅以BIAS V代表图4中的输出端412上的信号.输入垫502耦接一高电压电路，用以提供一输入信号予PMOS晶体管504及NMOS晶体管506，该输入信号的电压范围在VDDPST(3.3V)至VSS(0V)之间.输出线508操作在低供应电压VDD(1.8V)至VSS(0V)之间，并连接一低电压电路.基极(substrate)耦接至高供应电压VDDPST的PMOS晶体管504以及PMOS晶体管510的栅极均接收BIASV，用以保证消除低电压驱动时的问题.换句话说，位移转换器512是用以将高供应电压VDDPST转换到低供应电压VDD，其在PMOS晶体管510的栅极利用BIAS V，以消除驱动之下的异常。低电压缓冲模组514在位准转换器512及耦接低电压电路(未显示)的输出端508之间，用以短暂地缓冲来自位准转换器512的信号。当输入垫502的信号为3.3V时，则输出线508的电压为1.8V。当输入垫502的信号为0V时，则输出线508的电压为0V。PMO S晶体管504及510的栅极由BIAS V控制，用以消除SGO输出缓冲器电路500在驱动时的问题。
图5B显示本发明的SGO输出缓冲器电路的实施例。SGO输出缓冲器电路516利用电压侦测电路400以改变低电压驱动的问题。为了方便说明起见，在图5B中并未显示电压侦测电路400的详细电路，而仅以BIAS V代表图4中的输出端412上的信号。低供应电压(VDD)前级驱动器电路518接收输入线520上的输入信号。输入线520耦接一低电压电路，其操作在一低供应电压，例如，VDD。前级驱动器电路518将位移转换器522在输出线524及526所产生的暂态信号与低电压电路相隔离。输入线520的输入信号的电压位准范围是在VDD(1.8V)至VSS(0V)。输出线528传送SGO输出缓冲器电路516的输出信号，其输出信号的电压位准范围是在3.3V至0V(即VDDPST至VSS)。PMOS晶体管530、532及534，利用耦接在栅极的BIAS V，以消除低电压驱动时的问题。PMOS晶体管536及538利用BIAS V，将SGO输出缓冲器电路516中的PMOS晶体管，维持在适当的偏压位准。
当前级驱动器电路518的输入线接收高位准信号时，例如1.8V，则前级驱动器电路518会将高位准信号出至输出线524及526。在输出线524上的高位准信号会导通NMOS晶体管540及542，将导线544的电压位准下拉至低位准(0V)。由于PMOS晶体管536的栅极接收来自导线544上的低位准信号，故会导通PMOS晶体管536。因此，使得导线546具有高位准信号(1.8V)。由于导线546耦接PMOS晶体管548的栅极，并且PMOS晶体管548的源极接收3.3V，故PMOS晶体管548的栅极-源极间的电压是为负电压，因而会导通PMOS晶体管548，使得导线550接收3.3V。此时，由于PMOS晶体管552的栅极耦接导线550，并且其栅极电压位准为3.3V，故PMOS晶体管552是为截止状态。
当导线524接收高位准信号时，导线526也会接收高位准信号。由于导线526耦接NMOS晶体管554的栅极，故会导通NMOS晶体管554，使得PMOS晶体管556的栅极接收低位准信号。此时，由于PMOS晶体管556的源极的电压位准为1.8V，故会导通PMOS晶体管556，使得导线558的电压位准为1.8V。导线558上的低电压位准会透过两个反相器传送至导线560，使得NMOS晶体管562导通。由于NMOS晶体管564的栅极接收1.8v，故NMOS晶体管564也会导通，将输出线528的电压位准下拉至VSS(0V)。总而言之，当NMOS晶体管562及564均导通时，会将输出线的电压位准下拉至接地位准(0V)。
当前级驱动器电路518的输入线520接收低位准信号(0V)时，前级驱动器电路518会将低电压输出至输出线524及526.当接收低电压的导线524透过反相器、导线566耦接至NMOS晶体管568的栅极时，会使得NMOS晶体管568的栅极接收高位准信号，因而导通NMOS晶体管568，进而导通NMOS晶体管570.当NMOS晶体管568及571均导通时，导线572上的电压位准等于0V，使得PMOS晶体管538导通，造成导线550上的电压位准等于1.8V.由于PMOS晶体管552的栅极接收1.8V，使得PMOS晶体管552及534均导通，因此，输出线528上的电压位准会等于3.3V.当导线524的电压位准为低电压时，导线526的电压位准也为低电压，导线526透过反相器，耦接到NMOS晶体管574的栅极.NMOS晶体管574的栅极会接收导线526上的低电压位准，因而导通NMOS晶体管574.当NMOS晶体管574导通时，导线558的电压位准为0V，使得导线560的电压位准为0V.
然而在于低电压操作时，当VDDPST＜VDD+|VTHP|条件发生时，通过偏压侦测/控制电路400将BIAS V输出为0V使得PMOS530、532、534保持在导通的状态，如此使得SGO输出缓冲电路516在任何操作电压下皆保持可操作的状态以消除前述高压缓冲输出模组226在低电压操作时所发生的失效状况。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200：输入/输出缓冲电路
200：输入缓冲电路
102、206：高电压位准转换器
104：厚栅极氧化层PMOS晶体管
106：厚栅极氧化层PMOS晶体管
108、208、514：低电压缓冲模组
110：薄栅极氧化层PMOS晶体管
112：薄栅极氧化层NMOS晶体管
114、202、502：输入垫
116、204、232、314：输出垫
118、120、122、124：反相器
210、212、218、220、222、234、302、304、504、510、530、532、534、536、538、548、552、556：PMOS晶体管
214、216、224、306、308、408、506、540、542、554、562、564、568、570、574：NMOS晶体管
226：高电压缓冲输出模组
300：高电压缓冲模组
228、230、310、312、402、544、546、550、558、560、566、572：导线
318、406、410：节点
316、400：电压侦测电路
404：堆叠PMOS晶体管电路
412：输出端
500、516：SGO输出缓冲器电路
508、524、526、528：输出线
512、522：位移转换器
518：前级驱动器电路
520：输入线