切换模组和高电压相容输入/输出电路转让专利
申请号 : CN200510116797.2
文献号 : CN1783720B
文献日 : 2010-05-05
发明人 : 李国财 , 林志昌
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明提供一种切换模组和高电压相容输入/输出电路，特别涉及一种低电压和高电压电路之间的输入/输出电路，包括切换元件，本地元件，以及栅极控制逻辑电路。该切换元件提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号。该本地元件传送该数据输入信号以控制该切换元件的开和关状态。该栅极控制逻辑电路在输出停用模式和输出启用模式下操作。该输出停用模式中，该栅极控制逻辑电路停止该本地元件，以避免漏电电流由其流过。该输出启用模式中，该栅极控制逻辑电路允许该本地元件传送该数据输入信号经过而大致没有压降，因此加强该切换元件的速度。
权利要求 :
1.一种切换模组，接口于低电压和高电压电路之间，其特征在于，所述切换模组包括：切换元件，提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号；
本地元件，耦接于该切换元件和该数据输入信号之间，以传送该数据输入信号来控制该切换元件的开和关状态；以及栅极控制逻辑电路，能操作于输出停用模式和输出启用模式；
其中该输出停用模式中，该栅极控制逻辑电路将该本地元件设为停用状态，以避免漏电电流由其流过；以及其中该输出启用模式中，该栅极控制逻辑电路允许该本地元件传送该数据输入信号经过，而没有电压降，因此加强该切换元件的速度。
2.根据权利要求1所述的切换模组，其特征在于，上述本地元件是临界电压为0V的本地N型金属氧化物半导体场效应晶体管。
3.根据权利要求2所述的切换模组，其特征在于，上述本地N型金属氧化物半导体场效应晶体管的栅极由该栅极控制逻辑电路控制。
4.根据权利要求3所述的切换模组，其特征在于，上述栅极控制逻辑电路操作于输出启用模式时，该栅极控制逻辑电路施加到该本地N型金属氧化物半导体场效应晶体管的栅极的电压不小于该数据输入信号。
5.根据权利要求3所述的切换模组，其特征在于，上述栅极控制逻辑电路操作于输出停用模式时，该栅极控制逻辑电路施加到该本地N型金属氧化物半导体场效应晶体管的栅极的电压小于该数据输入信号。
6.根据权利要求2所述的切换模组，其特征在于，更包括以源极到源极和漏极到漏极方式，连接到该本地N型金属氧化物半导体场效应晶体管的N型金属氧化物半导体场效应晶体管。
7.根据权利要求1所述的切换模组，其特征在于，上述切换元件为P型金属氧化物半导体场效应晶体管。
8.根据权利要求7所述的切换模组，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极提供输出信号。
9.根据权利要求7所述的切换模组，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极为浮接。
10.一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，其特征在于，所述高电压相容输入/输出电路包括：切换元件，提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号；
第一本地N型金属氧化物半导体场效应晶体管，其临界电压为0V，耦接于该切换元件和该数据输入信号之间，以传送该数据输入信号来控制该切换元件的开和关状态；以及栅极控制逻辑电路，能操作于输出停用模式和输出启用模式；
其中该输出停用模式中，该栅极控制逻辑电路将该第一本地N型金属氧化物半导体场效应晶体管设为停用状态，以避免漏电电流由其流过；以及其中该输出启用模式中，该栅极控制逻辑电路允许该第一本地N型金属氧化物半导体场效应晶体管传送该数据输入信号经过，而没有电压降，因此加强该切换元件的速度。
11.根据权利要求10所述的高电压相容输入/输出电路，其特征在于，上述第一本地N型金属氧化物半导体场效应晶体管的栅极由该栅极控制逻辑电路控制。
12.根据权利要求10所述的高电压相容输入/输出电路，其特征在于，更包括第一N型金属氧化物半导体场效应晶体管，以源极到源极和漏极到漏极方式，连接到该第一本地N型金属氧化物半导体场效应晶体管。
13.根据权利要求10所述的高电压相容输入/输出电路，其特征在于，上述切换元件为P型金属氧化物半导体场效应晶体管。
14.根据权利要求13所述的高电压相容输入/输出电路，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极提供输出信号。
15.根据权利要求13所述的高电压相容输入/输出电路，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极为浮接。
16.根据权利要求10所述的高电压相容输入/输出电路，其特征在于，更包括输入该输出启用信号的输出启用端点，把该输入/输出电路置于该输出启用模式或该输出停用模式。
17.一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，其特征在于，所述高电压相容输入/输出电路包括：切换元件，连接到高电压电路通过至少一个垫区，在状态开和状态关之间切换，以反应由数据输入端点接收的数据输入信号；
本地N型金属氧化物半导体场效应晶体管，其临界电压为0V，其栅极连接到该数据输入端点的第一电极和连接到该切换元件的第二电极，以通过该第一电极和该第二电极传送该数据输入信号到该切换元件；以及栅极控制逻辑电路能操作于输出停用模式和输出启用模式；
其中，该输出停用模式，该栅极控制逻辑电路将该本地N型金属氧化物半导体场效应晶体管设为停用状态，以避免漏电电流由其流过；以及其中，该输出启用模式，该栅极控制逻辑电路允许该本地N型金属氧化物半导体场效应晶体管传送该数据输入信号经过而没有电压降，因此加强该切换元件的速度。
18.根据权利要求17所述的高电压相容输入/输出电路，其特征在于，更包括N型金属氧化物半导体场效应晶体管，以源极到源极和漏极到漏极方式，连接到该本地N型金属氧化物半导体场效应晶体管。
19.根据权利要求17所述的高电压相容输入/输出电路，其特征在于，上述切换元件为P型金属氧化物半导体场效应晶体管。
20.根据权利要求19所述的高电压相容输入/输出电路，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极提供输出信号。
21.根据权利要求19所述的高电压相容输入/输出电路，其特征在于，上述P型金属氧化物半导体场效应晶体管的源极连接到正电源，且该P型金属氧化物半导体场效应晶体管的漏极为浮接。
说明书 :
技术领域
本发明是有关于一种高电压相容输入/输出(Input/Output，以下皆简称为I/O)电路，特别是有关于使用本地NMOS晶体管以加强效能的高电压相容I/O电路。
背景技术
在半导体技术持续发展中，集成电路(integrated circuit)常包含一些于高电位操作的元件，和另一些于低电位操作的元件。这些低电压元件不一定可相容于高电压信号。当低电压元件操作于高电压信号，元件失效(device failure)常常发生。为了防止低电压元件操作于高电压信号，集成电路通常使用I/O电路当作低电压元件和高电压元件间的接口(interface)。这种I/O电路允许低电压元件和高电压元件沟通，同时保护低电压元件不被高电压信号干扰。
设计I/O电路的现有技术专注于I/O电路的个体元件构造。例如，现有技术使用双氧化物(dual-oxide)构造作为低电压元件和高电压元件间的接口。此种加厚的氧化物帮助低电压元件容忍高电压。然而，这个方法有些问题。双氧化物构造使得制造过程复杂化，因为可能与原本的制造元件过程不相容。这导致更长的研发周期和增加的费用。
另一个现有技术和电路设计有关。一种I/O电路为接口于低电压元件和高电压元件间的电路。该I/O电路由可容忍高电压信号的低电压元件组成，且输出低电位信号。这种I/O电路常于三状态(three-state)模式下操作，其中该I/O电路被置于三状态中之一：1)置入低电压逻辑“1”到该垫区(pad)；2)置入逻辑“0”到该垫区；3)置入非逻辑“1”或逻辑“0”到该垫区，所以该低电压元件和该高电压元件可在各自的电位下操作而不互相干扰。
切换元件被用于切换该I/O电路于三状态间。该切换元件通常为一组相关联的PMOS和NMOS晶体管。该I/O电路的效能绝大部分由该切换元件在三状态模式下的切换速度决定。越快的切换速度，该I/O电路的效能越好。通常，这种切换元件的切换速度都不很令人满意。例如，现有I/O电路的PMOS晶体管需要3.3V才能完全关闭。因为I/O电路的限制，该电路起先把该PMOS的栅极充电到一个比3.3V低的电位，例如2.6V。然后该栅极的电位被逐渐提升到3.3V。这个逐渐充电过程导致缓慢的PMOS晶体管切换速度。目前已发现操作时脉高于100MHz的I/O电路会受到这种缓慢切换速度的影响而导致失效。这会造成I/O电路效能上的瓶颈。
这里所需要的是一种当操作于三状态模式时，有快速切换速度的I/O电路，以加强它的效能。
设计I/O电路的现有技术专注于I/O电路的个体元件构造。例如，现有技术使用双氧化物(dual-oxide)构造作为低电压元件和高电压元件间的接口。此种加厚的氧化物帮助低电压元件容忍高电压。然而，这个方法有些问题。双氧化物构造使得制造过程复杂化，因为可能与原本的制造元件过程不相容。这导致更长的研发周期和增加的费用。
另一个现有技术和电路设计有关。一种I/O电路为接口于低电压元件和高电压元件间的电路。该I/O电路由可容忍高电压信号的低电压元件组成，且输出低电位信号。这种I/O电路常于三状态(three-state)模式下操作，其中该I/O电路被置于三状态中之一：1)置入低电压逻辑“1”到该垫区(pad)；2)置入逻辑“0”到该垫区；3)置入非逻辑“1”或逻辑“0”到该垫区，所以该低电压元件和该高电压元件可在各自的电位下操作而不互相干扰。
切换元件被用于切换该I/O电路于三状态间。该切换元件通常为一组相关联的PMOS和NMOS晶体管。该I/O电路的效能绝大部分由该切换元件在三状态模式下的切换速度决定。越快的切换速度，该I/O电路的效能越好。通常，这种切换元件的切换速度都不很令人满意。例如，现有I/O电路的PMOS晶体管需要3.3V才能完全关闭。因为I/O电路的限制，该电路起先把该PMOS的栅极充电到一个比3.3V低的电位，例如2.6V。然后该栅极的电位被逐渐提升到3.3V。这个逐渐充电过程导致缓慢的PMOS晶体管切换速度。目前已发现操作时脉高于100MHz的I/O电路会受到这种缓慢切换速度的影响而导致失效。这会造成I/O电路效能上的瓶颈。
这里所需要的是一种当操作于三状态模式时，有快速切换速度的I/O电路，以加强它的效能。
发明内容
有鉴于此，本发明提出一种低电压和高电压电路之间的切换模组.切换元件提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号.本地元件传送该数据输入信号以控制该切换元件的开和关状态.该切换模组也包含栅极控制逻辑电路在输出停用模式和输出启用模式下操作.该输出停用模式中，该栅极控制逻辑电路停止(disable)该本地元件，以避免漏电电流(leakage current)由其流过。该输出启用模式中，该栅极控制逻辑电路允许该本地元件传送该数据输入信号经过而大致没有压降，因此加强该切换元件的速度。
本发明所述的切换模组，上述本地元件是临界电压为0V的本地NMOS晶体管。
本发明所述的切换模组，上述本地NMOS晶体管的栅极由该栅极控制逻辑电路控制。
本发明所述的切换模组，上述栅极控制逻辑电路操作于输出启用模式时，该栅极控制逻辑电路施加到该本地NMOS(N型金属氧化物半导体场效应)晶体管的栅极的电压不小于该数据输入信号。
本发明所述的切换模组，上述栅极控制逻辑电路操作于输出停用模式时，该栅极控制逻辑电路施加到该本地NMOS晶体管的栅极的电压小于该数据输入信号。
本发明所述的切换模组，更包括以源极到源极和漏极到漏极方式，连接到该本地NMOS晶体管的NMOS晶体管。
本发明所述的切换模组，上述切换元件为PMOS(P型金属氧化物半导体场效应)晶体管。
本发明所述的切换模组，上述PMOS晶体管的源极连接到正电源(positive power supply)，且该PMOS晶体管的漏极提供输出信号。
本发明所述的切换模组，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明还提供一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，所述高电压相容输入/输出电路包括：切换元件，提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号；第一本地NMOS晶体管，其临界电压为0V，耦接于该切换元件和该数据输入信号之间，以传送该数据输入信号来控制该切换元件的开和关状态；以及栅极控制逻辑电路，能操作于输出停用模式和输出启用模式；其中该输出停用模式中，该栅极控制逻辑电路将该第一本地NMOS晶体管设为停用状态，以避免漏电电流由其流过；以及其中该输出启用模式中，该栅极控制逻辑电路允许该第一本地NMOS晶体管传送该数据输入信号经过，而大致没有电压降，因此加强该切换元件的速度。
本发明所述的高电压相容输入/输出电路，上述第一本地NMOS晶体管的栅极由该栅极控制逻辑电路控制。
本发明所述的高电压相容输入/输出电路，更包括第一NMOS晶体管，以源极到源极和漏极到漏极方式，连接到该第一本地NMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述切换元件为PMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极提供输出信号。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明所述的高电压相容输入/输出电路，更包括输入该输出启用信号的输出启用端点，把该输入/输出电路置于该输出启用模式或该输出停用模式。
本发明另提供一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，所述高电压相容输入/输出电路包括：切换元件，连接到高电压电路通过至少一个垫区，在状态开和状态关之间切换，以反应由数据输入端点接收的数据输入信号；本地NMOS晶体管，其临界电压为0V，其栅极连接到该数据输入端点的第一电极(electrode)和连接到该切换元件的第二电极，以通过该第一电极和该第二电极传送该数据输入信号到该切换元件；以及栅极控制逻辑电路能操作于输出停用模式和输出启用模式；其中，该输出停用模式，该栅极控制逻辑电路将该本地NMOS晶体管设为停用状态，以避免漏电电流由其流过；以及其中，该输出启用模式，该栅极控制逻辑电路允许该本地NMOS晶体管传送该数据输入信号经过而大致没有电压降，因此加强该切换元件的速度。
本发明所述的高电压相容输入/输出电路，更包括NMOS晶体管，以源极到源极和漏极到漏极方式，连接到该本地NMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述切换元件为PMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极提供输出信号。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明所述的切换模组和高电压相容输入/输出电路，具有由一状态到另一状态快速切换速度的优点。这使得该I/O电路可以于比现有技术更快的时脉频率下操作。且该I/O电路在禁止模式操作下，能够减低电流漏电。当使用0.18μm制程以上的半导体技术，该本地元件不需另加的制造成本。
本发明所述的切换模组，上述本地元件是临界电压为0V的本地NMOS晶体管。
本发明所述的切换模组，上述本地NMOS晶体管的栅极由该栅极控制逻辑电路控制。
本发明所述的切换模组，上述栅极控制逻辑电路操作于输出启用模式时，该栅极控制逻辑电路施加到该本地NMOS(N型金属氧化物半导体场效应)晶体管的栅极的电压不小于该数据输入信号。
本发明所述的切换模组，上述栅极控制逻辑电路操作于输出停用模式时，该栅极控制逻辑电路施加到该本地NMOS晶体管的栅极的电压小于该数据输入信号。
本发明所述的切换模组，更包括以源极到源极和漏极到漏极方式，连接到该本地NMOS晶体管的NMOS晶体管。
本发明所述的切换模组，上述切换元件为PMOS(P型金属氧化物半导体场效应)晶体管。
本发明所述的切换模组，上述PMOS晶体管的源极连接到正电源(positive power supply)，且该PMOS晶体管的漏极提供输出信号。
本发明所述的切换模组，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明还提供一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，所述高电压相容输入/输出电路包括：切换元件，提供输出信号至高电压电路，以响应由低电压电路输入的数据输入信号；第一本地NMOS晶体管，其临界电压为0V，耦接于该切换元件和该数据输入信号之间，以传送该数据输入信号来控制该切换元件的开和关状态；以及栅极控制逻辑电路，能操作于输出停用模式和输出启用模式；其中该输出停用模式中，该栅极控制逻辑电路将该第一本地NMOS晶体管设为停用状态，以避免漏电电流由其流过；以及其中该输出启用模式中，该栅极控制逻辑电路允许该第一本地NMOS晶体管传送该数据输入信号经过，而大致没有电压降，因此加强该切换元件的速度。
本发明所述的高电压相容输入/输出电路，上述第一本地NMOS晶体管的栅极由该栅极控制逻辑电路控制。
本发明所述的高电压相容输入/输出电路，更包括第一NMOS晶体管，以源极到源极和漏极到漏极方式，连接到该第一本地NMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述切换元件为PMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极提供输出信号。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明所述的高电压相容输入/输出电路，更包括输入该输出启用信号的输出启用端点，把该输入/输出电路置于该输出启用模式或该输出停用模式。
本发明另提供一种高电压相容输入/输出电路，接口于低电压和高电压电路之间，所述高电压相容输入/输出电路包括：切换元件，连接到高电压电路通过至少一个垫区，在状态开和状态关之间切换，以反应由数据输入端点接收的数据输入信号；本地NMOS晶体管，其临界电压为0V，其栅极连接到该数据输入端点的第一电极(electrode)和连接到该切换元件的第二电极，以通过该第一电极和该第二电极传送该数据输入信号到该切换元件；以及栅极控制逻辑电路能操作于输出停用模式和输出启用模式；其中，该输出停用模式，该栅极控制逻辑电路将该本地NMOS晶体管设为停用状态，以避免漏电电流由其流过；以及其中，该输出启用模式，该栅极控制逻辑电路允许该本地NMOS晶体管传送该数据输入信号经过而大致没有电压降，因此加强该切换元件的速度。
本发明所述的高电压相容输入/输出电路，更包括NMOS晶体管，以源极到源极和漏极到漏极方式，连接到该本地NMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述切换元件为PMOS晶体管。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极提供输出信号。
本发明所述的高电压相容输入/输出电路，上述PMOS晶体管的源极连接到正电源，且该PMOS晶体管的漏极为浮接。
本发明所述的切换模组和高电压相容输入/输出电路，具有由一状态到另一状态快速切换速度的优点。这使得该I/O电路可以于比现有技术更快的时脉频率下操作。且该I/O电路在禁止模式操作下，能够减低电流漏电。当使用0.18μm制程以上的半导体技术，该本地元件不需另加的制造成本。
附图说明
图1是显示现有I/O电路图；
图2是显示本发明实施例中高电压相容I/O电路的切换模组电路示意图；
图3是本发明实施例中高电压相容I/O电路的栅极控制逻辑电路图；
图4是显示本发明实施例中高电压相容I/O电路的切换模组电路示意图；
图5是显示本发明另一个实施例中高电压相容I/O电路的切换模组电路示意图；
图6是显示本发明另一个实施例中的高电压相容I/O电路图。
图2是显示本发明实施例中高电压相容I/O电路的切换模组电路示意图；
图3是本发明实施例中高电压相容I/O电路的栅极控制逻辑电路图；
图4是显示本发明实施例中高电压相容I/O电路的切换模组电路示意图；
图5是显示本发明另一个实施例中高电压相容I/O电路的切换模组电路示意图；
图6是显示本发明另一个实施例中的高电压相容I/O电路图。
具体实施方式
在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。
本发明实施例提供一种连接于低电压和高电压电路之间的高电压相容I/O电路。当于三状态(three state)模式下操作时，该I/O电路可迅速切换。一组切换元件用于该I/O电路的输出启用(output enable)模式，其中该I/O电路输出逻辑“1”和逻辑“0”至该高电压电路。该切换元件也可将该I/O电路置于输出停用(output disable)模式，其中该低电压电路和该高电压电路于各自的电压下操作而不互相干扰.一个本地元件(native device)快速切换该切换元件，用于加速该切换元件的切换速率。栅极控制逻辑(gate control logic，GCL)电路用于确保没有高电压信号穿过该I/O电路而干涉该低电压电路。因此，达成一个高效能I/O电路。
图1显示了于三状态模式下操作的现有I/O电路10。数据输入端点101连接该I/O电路10到低电压电路(未图示)。垫区102连接该I/O电路10到高电压电路(未图示)。通过输出启用端点103，将用于使I/O电路处于输出启用模式或输出停用模式的输出启用信号发送到I/O电路10。
反相器104连接至输出启用端点103。一个NOR逻辑门105连接该反相器104及数据输入端点101至NMOS晶体管106的栅极。该NMOS晶体管106的源极接地且其漏极连接至NMOS晶体管107和NMOS晶体管108。该NMOS晶体管107的漏极连接至该垫区102，且栅极连接至电压源Vdd。该NMOS晶体管108的源极连接至电压隔离电路109，且栅极连接至Vdd。
NAND逻辑门110连接该数据输入端点101及该输出启用端点103至该电压隔离电路109。该电压隔离电路109包含NMOS晶体管111和PMOS晶体管112，以源极到漏极交连的方式连接。该NMOS晶体管111的栅极连接到Vdd。该PMOS晶体管112的栅极连接到该NMOS晶体管108的源极，且其阱区(well)为浮接。该PMOS晶体管112的栅极也连接到PMOS晶体管113的漏极，其源极连接到PMOS晶体管114和该垫区102。该PMOS晶体管114连接到该电压隔离电路109，和PMOS晶体管115的栅极，其连接于该垫区102和Vdd之间。该PMOS晶体管113，该PMOS晶体管144和该PMOS晶体管115的阱区为浮接。
在输出启用模式中该数据输入端点101置入逻辑“1”或“0”到该垫区102，将代表逻辑“1”的输出启用信号通过输出启用端点103输入到I/O电路10。该104将输出启用信号由“1”反相为“0”。当逻辑“1”从该数据输入端点101输入时，信号线NGATE上的信号将会为“0”，且该NMOS晶体管106会被关掉。同时，该由NAND逻辑门的信号输出为“0”。既然该NMO S晶体管111由Vdd打开，信号线PGATE上的信号将会为“0”。结果为，该PMOS晶体管115打开，Vdd在该垫区102输出为逻辑“1”。当逻辑“0”由该数据输入端点101输入时该NAND逻辑门110会输出逻辑“1”以关掉该PMOS晶体管115。在此同时，该NO R逻辑门105由该数据输入端点101接收逻辑“0”及从该反相器104接收逻辑“0”。NGATE上的该输出电压会是逻辑“1”，且该NMOS晶体管106会被打开。由于NMOS晶体管107为常开，垫区102被接地并且逻辑“0”会由此输出。
现有I/O电路10的问题为，该PMOS晶体管115的切换速度太慢。当将具有电压Vdd的逻辑“1”输入电压隔离电路109以关闭该PMOS晶体管115时，该PMOS晶体管112被关闭，因为它的栅极是通过NMOS晶体管108和107以及PMOS晶体管115电性连接于Vdd。当Vdd输入该电压隔离电路109，只有(Vdd-Vt)被耦接于信号线PGATE，其中Vt为该NMOS晶体管111的临界电压。此时，该PMOS晶体管115被逐渐关闭，且该PMOS晶体管112被逐渐打开。这使得更多电压耦合到信号线PGATE，直到其电压到达Vdd，且该PMOS晶体管115完全关闭。完全关闭该PMOS晶体管115所需要的时间代表该I/O电路10的效能限制。此为对于来自该数据输入端点101的数据的时脉频率的限制瓶颈。
图2显示一种高电压相容I/O电路的切换模组20，为本发明的一个实施例.该切换模组20是从如图1所示的现有I/O电路模组116改良而成.第一端点201通过I/O前置逻辑(pre-logic)电路(未图示)将切换模组20连接到低电压电路.垫区202连接该切换模组20到高电压电路(未图示).本地元件203，其临界电压为0V，连接该第一端点201到切换元件204的栅极，例如PMOS晶体管.该本地元件203的栅极由栅极控制逻辑电路205控制.该切换元件204的源极连接到Vdd，且漏极连接到该垫区202.PMOS晶体管206连接于该垫区202和该信号线PGATE之间，所述PGATE连接该本地元件203到该切换元件204的栅极.该PMOS晶体管206的栅极连接到Vdd.该切换元件204和该PMOS晶体管206的阱区为浮接.
该切换模组20可由整体(global)I/O电路来实现。该整体I/O电路持续由该第一端点201传送信号到该垫区202。当该输入信号在相对高的电压，代表逻辑“1”。当该输入信号在相对低的电压，代表逻辑“0”。为了解释的原故，在本实施例中，电压Vdd代表逻辑“1”，电压0.0V代表逻辑“0”。
在输出启用模式，输入信号传送到该第一端点201。该栅极控制逻辑电路205施加了一个不比Vdd小的电压到该本地元件203的栅极，以打开本地元件203。当输入信号0.0V被输入至该第一端点201，该信号线PGATE的电位为0.0V，且该切换元件204被打开，以致于电压Vdd，通过该切换元件204，被输入至该垫区202。当输入信号Vdd被输入至该第一端点201，该信号线PGATE的电位立刻提高到Vdd，因为该本地元件203的临界电压为0.0V。因此，该切换元件204被完全关闭而没有任何延迟。例如，载入允许模式下假设Vdd为3.3V，该栅极控制逻辑电路205施加3.3V到该本地元件203的栅极。当3.3V电位的输入信号由该第一端点201输入，信号线PGATE的电位将立刻提高到3.3V。再次，这是因为该本地元件203的临界电压为0.0V。
上述切换模组20有加快该切换元件204的切换速度的优点。输入信号的电压可完全通过该本地元件203到信号线PGATE而没有任何延迟。这解除现有I/O电路中可允许的信号时脉的瓶颈。如此，该切换模组20的效能可被改善。
在输出停用模式下，其低电压电路和高电压电路分别操作于各自的电位下，该切换模组20的任务为维持高电压和低电压信号不互相干扰。该第一端点201在电位Vdd，该垫区202在电位Vpad，这里Vpad的电位大于Vdd。该PMOS晶体管206的源极连接到有电压Vpad的该垫区202。因为Vpad大于Vdd，该PMOS晶体管206的栅极和源极电压差小于0.0V所以导通。信号线PGATE上的电位将为Vpad。既然该第一端点201为Vdd，所以需要关闭该本地元件203，以避免Vpad干扰Vdd。
在这个模式下，该栅极控制逻辑电路205输出偏压(Vdd-Vmargin)到该本地元件203的栅极。该本地元件203栅极和源极间的电压差为小于0的-Vmargin。因此，该本地元件203会完全关闭以避免Vpad干扰Vdd。如此，不会发生该信号线PGATE和该第一端点201间的电流泄漏(leakage)。例如，Vpad为5.0V，Vmargin为0.7V且Vdd为3.3V。在输出停用模式，PGATE的电压为5.0V，该本地元件203的栅极电压为2.6V(3.3V-0.7V)，该本地元件203的源极电压为3.3V。该栅极和源极的电压差为-0.7V，所以该本地元件203被关闭。如上，该第一端点201被保护以避免信号线PGATE上的电压5.0V的干扰。
该栅极控制逻辑电路205可为任何的逻辑电路，在输出启用模式下输出Vdd，且于输出停用模式下输出(Vdd-Vmargin).图3显示根据本发明实施例的详细栅极控制逻辑电路205.输出启用信号通过输出启用端点2052施加于PMOS晶体管2051的栅极.同样方式，互补输出启用信号，通过互补输出启用端点2054，施加于PMOS晶体管2053的栅极.该PMOS晶体管2051和该PMOS晶体管2053的漏极连接到信号线NGATEX，其更连接到该本地元件203的栅极(参考图2).该PMOS晶体管2053的源极连接到Vdd且它的阱区为浮接.
该PMOS晶体管2051的源极连接到PMOS晶体管2055的漏极，所述PMOS晶体管2055的源极连接到Vdd。该PMOS晶体管2051和该PMOS晶体管2055的阱区为浮接。该PMOS晶体管2055的栅极连接到垫区2056，其同时连接到PMOS晶体管2057的源极。该PMOS晶体管2057的栅极连接到Vdd，且它的漏极连接到NMOS晶体管2058的栅极。该NMOS晶体管2058的源极连接到该PMOS晶体管2051的源极和该PMOS晶体管2055的漏极。该NMOS晶体管2058的漏极连接到Vdd1，其电压低于Vdd，且为了容易了解，以(Vdd-Vmargin)表示。
在输出启用模式，电压Vdd通过该输出启用端点2052，被施加于该PMOS晶体管2051的栅极，以关闭该PMOS晶体管2051。互补信号0.0V通过该互补输出启用端点2054，被施加于该PMOS晶体管2053的栅极，以打开该PMOS晶体管2053。如此，通过该PMOS晶体管2053，输出Vdd到信号线NGATEX。
在垫区2056的电压Vpad大于Vdd的输出停用模式，信号0.0V通过该输出启用端点2052被施加于该PMOS晶体管2051的栅极，以打开该PMOS晶体管2051。互补信号Vdd通过该互补输出启用端点2054，被施加于该PMOS晶体管2053的栅极，以关闭该PMOS晶体管2053。既然Vpad大于Vdd，该PMOS晶体管2055被关闭，且该PMOS晶体管2057被打开。Vpad被施加于该NMOS晶体管2058的栅极以将其打开。Vdd1，即为，(Vdd-Vmargin)，通过该NMOS晶体管2058和该PMOS晶体管2051，被输出至信号线NGATEX。
图4显示高电压相容I/O电路的切换模组30，为根据本发明另一实施例。该切换模组30的构造类似显示于图2的切换模组20，除了该切换模组30包含以漏极到漏极，源极到源极方式，连接到本地元件302的NMOS晶体管301。该NMOS晶体管301的栅极持续连接到Vdd。
在输出启用模式，该NMOS晶体管301被打开，所以可以和该本地元件302共用信号，以从第一端点303向垫区304传递Vdd电压的输入信号。有助于使本地元件302的尺寸大小较小。如此，这帮助减轻该本地元件302接面泄漏(junction leakage)的问题。
图5显示用于控制有浮动阱区的PMOS晶体管的切换模组40，为根据本发明的另一实施例。该切换模组40的构造类似显示于图2的切换模组20，除了PMOS晶体管401的漏极和N阱区为浮接。本地元件402和栅极控制逻辑电路403用于以图2示出的控制该本地元件203和该栅极控制逻辑电路205的相同方式，控制该PMOS晶体管401。
图6显示根据本发明的另一实施例，处于切换模组中的更复杂的高电压相容I/O电路50。数据输入端点501连接该高电压相容I/O电路50到低电压电路(未图示)，所述低电压电路操作于电位Vdd。垫区502连接该高电压相容I/O电路50到高电压电路(未图示)，所述高电压电路操作于电位Vpad，且Vpad大于Vdd。通过输出启用端点503，将输出启用信号送入该高电压相容I/O电路50，以把该高电压相容I/O电路50置于三状态，即为1)置入低电压逻辑“1”到该垫区102；2)置入逻辑“0”到该垫区102；3)不置入逻辑“1”或逻辑“0”。上述前两个模式用于输出启用模式。第三状态用于输出停用模式。
NAND逻辑门504连接该数据输入端点501和该输出启用端点503到本地元件505和NMOS晶体管506.栅极控制逻辑电路507连接到该本地元件505的栅极.该本地元件505和NMOS晶体管506连接到PMOS晶体管508和PMOS晶体管509，其更连接到该垫区502.这些元件的安排相似于图4的高电压相容I/O电路.
该输出启用端点503连接到反相器510。NOR逻辑门511连接该数据输入端点501和该反相器510到NMOS晶体管512，其更通过NMOS晶体管513，连接到该垫区502。本地元件514连接该反相器510到PMOS晶体管515，所述PMOS晶体管515的漏极和N阱区为浮接。PMOS晶体管516连接该本地元件514和该PMOS晶体管515到该垫区502。这些元件的安排相似于图5的高电压相容I/O电路。
在输出启用模式，表示为逻辑“1”的输出启用信号，通过该输出启用端点503，被输入进入该高电压相容I/O电路50。该反相器510将输出启用信号由“1”反相为“0”。当逻辑“1”从该数据输入端点501输入时，信号线NGATE上的信号将会为“0”，且该NMOS晶体管512会被关掉。同时，该由NAND逻辑门的信号输出为“0”。在此模式，该栅极控制逻辑电路507输出Vdd以打开该本地元件505。结果为，该PMOS晶体管508会被打开，逻辑“1”由该垫区502输出。
当逻辑“0”由该数据输入端点501输入，该NAND逻辑门504会输出逻辑“1”，其更被耦接到信号线PGATE以关掉该PMOS晶体管515。同时，该NOR逻辑门由该数据输入端点501接收逻辑“0”，且由该反相器510接收逻辑“1”。信号线NGATE上的电压会是逻辑“1”且该NMOS晶体管512会打开。既然该NMOS晶体管513永远为打开，逻辑“0”由地输出至该垫区502。如以上讨论，因为该本地元件505为0V临界电压，该PMOS晶体管508会被立刻关掉。因此，该高电压相容I/O电路50的效能会提高。
在输出停用模式，表示将逻辑“0”的输出停用信号通过该输出启用端点503输入该高电压相容I/O电路50。该反相器510将输出停用信号由“0”反相为“1”。信号线NGATE上的信号将会一直为“0”，不论该数据输入端点501输入逻辑“1”或“0”，所以该NMOS晶体管512永远被关闭。
在此模式下，该栅极控制逻辑电路507施加(Vdd-Vmargin)到该本地元件505的栅极。因为该输出停用信号表示为逻辑“0”，该NAND逻辑门504永远会输出逻辑“1”，不论该数据输入端点501输入逻辑“1”或“0”。如上所述，该数据输入端点501连接到于电压Vdd下操作的低电压电路。由该NAND逻辑门504输出的信号也会是Vdd。当连接到该垫区502的高电压电路在Vpad下操作时，该PMOS晶体管509被打开且信号线PGATE的电位提高到Vpad。在此状况下，该NMOS晶体管506被关闭因为它的栅极和源极间的电压差为0，比它的临界电压小。该本地元件505被关闭因为它的栅极和源极间的电压差为-Vmargin，小于该本地元件505的临界电压0.0V。如此，不会有由信号线PGATE到该NAND逻辑门504的电流漏电。
如同以上讨论，该本地元件514以类似该本地元件505的方式运作，控制该PMOS晶体管515和避免由信号线PGATEX到该反相器510的电流漏电。
该揭露的高电压相容I/O电路有由一状态到另一状态快速切换速度的优点。这使得该I/O电路可以于比现有技术更快的时脉频率下操作。该I/O电路也在停用模式操作下，能够减低电流漏电。当使用0.18μm制程以上的半导体技术，该本地元件不需另加的制造成本。
以上所示提供许多不同实施例及实现不同本发明特点的实施例。这里描述了特定实施例的元件和过程以帮助了解本发明。这些只是实施例，并非用以限定本发明。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：现有I/O电路
101：数据输入端点
102：垫区
103：输出启用端点
104：反相器
105：NOR逻辑门
106：NMOS晶体管
107：NMOS晶体管
108：NMOS晶体管
109：电压隔离电路
110：NAND逻辑门
111：NMOS晶体管
112：PMOS晶体管
113：PMOS晶体管
114：PMOS晶体管
115：PMOS晶体管
116：电路模组
20：切换模组
201：第一端点
202：垫区
203：本地元件
204：切换元件
205：GCL电路
206：PMOS晶体管
2051：PMOS晶体管
2052：输出启用端点
2053：PMOS晶体管
2054：互补输出启用端点
2055：PMOS晶体管
2056：垫区
2057：PMOS晶体管
2058：NMOS晶体管
30：切换模组
301：NMOS晶体管
302：本地元件
303：第一端点
304：垫区
40：切换模组
401：PMOS晶体管
402：本地元件
403：GCL电路
50：高电压相容I/O电路
501：数据输入端点
502：垫区
503：输出启用端点
504：NAND逻辑门
505：本地元件
506：NMOS晶体管
507：GCL电路
508：PMOS晶体管
509：PMOS晶体管
510：反相器
511：NOR逻辑门
512：NMOS晶体管
513：NMOS晶体管
514：本地元件
515：PMOS晶体管
516：PMOS晶体管
本发明实施例提供一种连接于低电压和高电压电路之间的高电压相容I/O电路。当于三状态(three state)模式下操作时，该I/O电路可迅速切换。一组切换元件用于该I/O电路的输出启用(output enable)模式，其中该I/O电路输出逻辑“1”和逻辑“0”至该高电压电路。该切换元件也可将该I/O电路置于输出停用(output disable)模式，其中该低电压电路和该高电压电路于各自的电压下操作而不互相干扰.一个本地元件(native device)快速切换该切换元件，用于加速该切换元件的切换速率。栅极控制逻辑(gate control logic，GCL)电路用于确保没有高电压信号穿过该I/O电路而干涉该低电压电路。因此，达成一个高效能I/O电路。
图1显示了于三状态模式下操作的现有I/O电路10。数据输入端点101连接该I/O电路10到低电压电路(未图示)。垫区102连接该I/O电路10到高电压电路(未图示)。通过输出启用端点103，将用于使I/O电路处于输出启用模式或输出停用模式的输出启用信号发送到I/O电路10。
反相器104连接至输出启用端点103。一个NOR逻辑门105连接该反相器104及数据输入端点101至NMOS晶体管106的栅极。该NMOS晶体管106的源极接地且其漏极连接至NMOS晶体管107和NMOS晶体管108。该NMOS晶体管107的漏极连接至该垫区102，且栅极连接至电压源Vdd。该NMOS晶体管108的源极连接至电压隔离电路109，且栅极连接至Vdd。
NAND逻辑门110连接该数据输入端点101及该输出启用端点103至该电压隔离电路109。该电压隔离电路109包含NMOS晶体管111和PMOS晶体管112，以源极到漏极交连的方式连接。该NMOS晶体管111的栅极连接到Vdd。该PMOS晶体管112的栅极连接到该NMOS晶体管108的源极，且其阱区(well)为浮接。该PMOS晶体管112的栅极也连接到PMOS晶体管113的漏极，其源极连接到PMOS晶体管114和该垫区102。该PMOS晶体管114连接到该电压隔离电路109，和PMOS晶体管115的栅极，其连接于该垫区102和Vdd之间。该PMOS晶体管113，该PMOS晶体管144和该PMOS晶体管115的阱区为浮接。
在输出启用模式中该数据输入端点101置入逻辑“1”或“0”到该垫区102，将代表逻辑“1”的输出启用信号通过输出启用端点103输入到I/O电路10。该104将输出启用信号由“1”反相为“0”。当逻辑“1”从该数据输入端点101输入时，信号线NGATE上的信号将会为“0”，且该NMOS晶体管106会被关掉。同时，该由NAND逻辑门的信号输出为“0”。既然该NMO S晶体管111由Vdd打开，信号线PGATE上的信号将会为“0”。结果为，该PMOS晶体管115打开，Vdd在该垫区102输出为逻辑“1”。当逻辑“0”由该数据输入端点101输入时该NAND逻辑门110会输出逻辑“1”以关掉该PMOS晶体管115。在此同时，该NO R逻辑门105由该数据输入端点101接收逻辑“0”及从该反相器104接收逻辑“0”。NGATE上的该输出电压会是逻辑“1”，且该NMOS晶体管106会被打开。由于NMOS晶体管107为常开，垫区102被接地并且逻辑“0”会由此输出。
现有I/O电路10的问题为，该PMOS晶体管115的切换速度太慢。当将具有电压Vdd的逻辑“1”输入电压隔离电路109以关闭该PMOS晶体管115时，该PMOS晶体管112被关闭，因为它的栅极是通过NMOS晶体管108和107以及PMOS晶体管115电性连接于Vdd。当Vdd输入该电压隔离电路109，只有(Vdd-Vt)被耦接于信号线PGATE，其中Vt为该NMOS晶体管111的临界电压。此时，该PMOS晶体管115被逐渐关闭，且该PMOS晶体管112被逐渐打开。这使得更多电压耦合到信号线PGATE，直到其电压到达Vdd，且该PMOS晶体管115完全关闭。完全关闭该PMOS晶体管115所需要的时间代表该I/O电路10的效能限制。此为对于来自该数据输入端点101的数据的时脉频率的限制瓶颈。
图2显示一种高电压相容I/O电路的切换模组20，为本发明的一个实施例.该切换模组20是从如图1所示的现有I/O电路模组116改良而成.第一端点201通过I/O前置逻辑(pre-logic)电路(未图示)将切换模组20连接到低电压电路.垫区202连接该切换模组20到高电压电路(未图示).本地元件203，其临界电压为0V，连接该第一端点201到切换元件204的栅极，例如PMOS晶体管.该本地元件203的栅极由栅极控制逻辑电路205控制.该切换元件204的源极连接到Vdd，且漏极连接到该垫区202.PMOS晶体管206连接于该垫区202和该信号线PGATE之间，所述PGATE连接该本地元件203到该切换元件204的栅极.该PMOS晶体管206的栅极连接到Vdd.该切换元件204和该PMOS晶体管206的阱区为浮接.
该切换模组20可由整体(global)I/O电路来实现。该整体I/O电路持续由该第一端点201传送信号到该垫区202。当该输入信号在相对高的电压，代表逻辑“1”。当该输入信号在相对低的电压，代表逻辑“0”。为了解释的原故，在本实施例中，电压Vdd代表逻辑“1”，电压0.0V代表逻辑“0”。
在输出启用模式，输入信号传送到该第一端点201。该栅极控制逻辑电路205施加了一个不比Vdd小的电压到该本地元件203的栅极，以打开本地元件203。当输入信号0.0V被输入至该第一端点201，该信号线PGATE的电位为0.0V，且该切换元件204被打开，以致于电压Vdd，通过该切换元件204，被输入至该垫区202。当输入信号Vdd被输入至该第一端点201，该信号线PGATE的电位立刻提高到Vdd，因为该本地元件203的临界电压为0.0V。因此，该切换元件204被完全关闭而没有任何延迟。例如，载入允许模式下假设Vdd为3.3V，该栅极控制逻辑电路205施加3.3V到该本地元件203的栅极。当3.3V电位的输入信号由该第一端点201输入，信号线PGATE的电位将立刻提高到3.3V。再次，这是因为该本地元件203的临界电压为0.0V。
上述切换模组20有加快该切换元件204的切换速度的优点。输入信号的电压可完全通过该本地元件203到信号线PGATE而没有任何延迟。这解除现有I/O电路中可允许的信号时脉的瓶颈。如此，该切换模组20的效能可被改善。
在输出停用模式下，其低电压电路和高电压电路分别操作于各自的电位下，该切换模组20的任务为维持高电压和低电压信号不互相干扰。该第一端点201在电位Vdd，该垫区202在电位Vpad，这里Vpad的电位大于Vdd。该PMOS晶体管206的源极连接到有电压Vpad的该垫区202。因为Vpad大于Vdd，该PMOS晶体管206的栅极和源极电压差小于0.0V所以导通。信号线PGATE上的电位将为Vpad。既然该第一端点201为Vdd，所以需要关闭该本地元件203，以避免Vpad干扰Vdd。
在这个模式下，该栅极控制逻辑电路205输出偏压(Vdd-Vmargin)到该本地元件203的栅极。该本地元件203栅极和源极间的电压差为小于0的-Vmargin。因此，该本地元件203会完全关闭以避免Vpad干扰Vdd。如此，不会发生该信号线PGATE和该第一端点201间的电流泄漏(leakage)。例如，Vpad为5.0V，Vmargin为0.7V且Vdd为3.3V。在输出停用模式，PGATE的电压为5.0V，该本地元件203的栅极电压为2.6V(3.3V-0.7V)，该本地元件203的源极电压为3.3V。该栅极和源极的电压差为-0.7V，所以该本地元件203被关闭。如上，该第一端点201被保护以避免信号线PGATE上的电压5.0V的干扰。
该栅极控制逻辑电路205可为任何的逻辑电路，在输出启用模式下输出Vdd，且于输出停用模式下输出(Vdd-Vmargin).图3显示根据本发明实施例的详细栅极控制逻辑电路205.输出启用信号通过输出启用端点2052施加于PMOS晶体管2051的栅极.同样方式，互补输出启用信号，通过互补输出启用端点2054，施加于PMOS晶体管2053的栅极.该PMOS晶体管2051和该PMOS晶体管2053的漏极连接到信号线NGATEX，其更连接到该本地元件203的栅极(参考图2).该PMOS晶体管2053的源极连接到Vdd且它的阱区为浮接.
该PMOS晶体管2051的源极连接到PMOS晶体管2055的漏极，所述PMOS晶体管2055的源极连接到Vdd。该PMOS晶体管2051和该PMOS晶体管2055的阱区为浮接。该PMOS晶体管2055的栅极连接到垫区2056，其同时连接到PMOS晶体管2057的源极。该PMOS晶体管2057的栅极连接到Vdd，且它的漏极连接到NMOS晶体管2058的栅极。该NMOS晶体管2058的源极连接到该PMOS晶体管2051的源极和该PMOS晶体管2055的漏极。该NMOS晶体管2058的漏极连接到Vdd1，其电压低于Vdd，且为了容易了解，以(Vdd-Vmargin)表示。
在输出启用模式，电压Vdd通过该输出启用端点2052，被施加于该PMOS晶体管2051的栅极，以关闭该PMOS晶体管2051。互补信号0.0V通过该互补输出启用端点2054，被施加于该PMOS晶体管2053的栅极，以打开该PMOS晶体管2053。如此，通过该PMOS晶体管2053，输出Vdd到信号线NGATEX。
在垫区2056的电压Vpad大于Vdd的输出停用模式，信号0.0V通过该输出启用端点2052被施加于该PMOS晶体管2051的栅极，以打开该PMOS晶体管2051。互补信号Vdd通过该互补输出启用端点2054，被施加于该PMOS晶体管2053的栅极，以关闭该PMOS晶体管2053。既然Vpad大于Vdd，该PMOS晶体管2055被关闭，且该PMOS晶体管2057被打开。Vpad被施加于该NMOS晶体管2058的栅极以将其打开。Vdd1，即为，(Vdd-Vmargin)，通过该NMOS晶体管2058和该PMOS晶体管2051，被输出至信号线NGATEX。
图4显示高电压相容I/O电路的切换模组30，为根据本发明另一实施例。该切换模组30的构造类似显示于图2的切换模组20，除了该切换模组30包含以漏极到漏极，源极到源极方式，连接到本地元件302的NMOS晶体管301。该NMOS晶体管301的栅极持续连接到Vdd。
在输出启用模式，该NMOS晶体管301被打开，所以可以和该本地元件302共用信号，以从第一端点303向垫区304传递Vdd电压的输入信号。有助于使本地元件302的尺寸大小较小。如此，这帮助减轻该本地元件302接面泄漏(junction leakage)的问题。
图5显示用于控制有浮动阱区的PMOS晶体管的切换模组40，为根据本发明的另一实施例。该切换模组40的构造类似显示于图2的切换模组20，除了PMOS晶体管401的漏极和N阱区为浮接。本地元件402和栅极控制逻辑电路403用于以图2示出的控制该本地元件203和该栅极控制逻辑电路205的相同方式，控制该PMOS晶体管401。
图6显示根据本发明的另一实施例，处于切换模组中的更复杂的高电压相容I/O电路50。数据输入端点501连接该高电压相容I/O电路50到低电压电路(未图示)，所述低电压电路操作于电位Vdd。垫区502连接该高电压相容I/O电路50到高电压电路(未图示)，所述高电压电路操作于电位Vpad，且Vpad大于Vdd。通过输出启用端点503，将输出启用信号送入该高电压相容I/O电路50，以把该高电压相容I/O电路50置于三状态，即为1)置入低电压逻辑“1”到该垫区102；2)置入逻辑“0”到该垫区102；3)不置入逻辑“1”或逻辑“0”。上述前两个模式用于输出启用模式。第三状态用于输出停用模式。
NAND逻辑门504连接该数据输入端点501和该输出启用端点503到本地元件505和NMOS晶体管506.栅极控制逻辑电路507连接到该本地元件505的栅极.该本地元件505和NMOS晶体管506连接到PMOS晶体管508和PMOS晶体管509，其更连接到该垫区502.这些元件的安排相似于图4的高电压相容I/O电路.
该输出启用端点503连接到反相器510。NOR逻辑门511连接该数据输入端点501和该反相器510到NMOS晶体管512，其更通过NMOS晶体管513，连接到该垫区502。本地元件514连接该反相器510到PMOS晶体管515，所述PMOS晶体管515的漏极和N阱区为浮接。PMOS晶体管516连接该本地元件514和该PMOS晶体管515到该垫区502。这些元件的安排相似于图5的高电压相容I/O电路。
在输出启用模式，表示为逻辑“1”的输出启用信号，通过该输出启用端点503，被输入进入该高电压相容I/O电路50。该反相器510将输出启用信号由“1”反相为“0”。当逻辑“1”从该数据输入端点501输入时，信号线NGATE上的信号将会为“0”，且该NMOS晶体管512会被关掉。同时，该由NAND逻辑门的信号输出为“0”。在此模式，该栅极控制逻辑电路507输出Vdd以打开该本地元件505。结果为，该PMOS晶体管508会被打开，逻辑“1”由该垫区502输出。
当逻辑“0”由该数据输入端点501输入，该NAND逻辑门504会输出逻辑“1”，其更被耦接到信号线PGATE以关掉该PMOS晶体管515。同时，该NOR逻辑门由该数据输入端点501接收逻辑“0”，且由该反相器510接收逻辑“1”。信号线NGATE上的电压会是逻辑“1”且该NMOS晶体管512会打开。既然该NMOS晶体管513永远为打开，逻辑“0”由地输出至该垫区502。如以上讨论，因为该本地元件505为0V临界电压，该PMOS晶体管508会被立刻关掉。因此，该高电压相容I/O电路50的效能会提高。
在输出停用模式，表示将逻辑“0”的输出停用信号通过该输出启用端点503输入该高电压相容I/O电路50。该反相器510将输出停用信号由“0”反相为“1”。信号线NGATE上的信号将会一直为“0”，不论该数据输入端点501输入逻辑“1”或“0”，所以该NMOS晶体管512永远被关闭。
在此模式下，该栅极控制逻辑电路507施加(Vdd-Vmargin)到该本地元件505的栅极。因为该输出停用信号表示为逻辑“0”，该NAND逻辑门504永远会输出逻辑“1”，不论该数据输入端点501输入逻辑“1”或“0”。如上所述，该数据输入端点501连接到于电压Vdd下操作的低电压电路。由该NAND逻辑门504输出的信号也会是Vdd。当连接到该垫区502的高电压电路在Vpad下操作时，该PMOS晶体管509被打开且信号线PGATE的电位提高到Vpad。在此状况下，该NMOS晶体管506被关闭因为它的栅极和源极间的电压差为0，比它的临界电压小。该本地元件505被关闭因为它的栅极和源极间的电压差为-Vmargin，小于该本地元件505的临界电压0.0V。如此，不会有由信号线PGATE到该NAND逻辑门504的电流漏电。
如同以上讨论，该本地元件514以类似该本地元件505的方式运作，控制该PMOS晶体管515和避免由信号线PGATEX到该反相器510的电流漏电。
该揭露的高电压相容I/O电路有由一状态到另一状态快速切换速度的优点。这使得该I/O电路可以于比现有技术更快的时脉频率下操作。该I/O电路也在停用模式操作下，能够减低电流漏电。当使用0.18μm制程以上的半导体技术，该本地元件不需另加的制造成本。
以上所示提供许多不同实施例及实现不同本发明特点的实施例。这里描述了特定实施例的元件和过程以帮助了解本发明。这些只是实施例，并非用以限定本发明。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：现有I/O电路
101：数据输入端点
102：垫区
103：输出启用端点
104：反相器
105：NOR逻辑门
106：NMOS晶体管
107：NMOS晶体管
108：NMOS晶体管
109：电压隔离电路
110：NAND逻辑门
111：NMOS晶体管
112：PMOS晶体管
113：PMOS晶体管
114：PMOS晶体管
115：PMOS晶体管
116：电路模组
20：切换模组
201：第一端点
202：垫区
203：本地元件
204：切换元件
205：GCL电路
206：PMOS晶体管
2051：PMOS晶体管
2052：输出启用端点
2053：PMOS晶体管
2054：互补输出启用端点
2055：PMOS晶体管
2056：垫区
2057：PMOS晶体管
2058：NMOS晶体管
30：切换模组
301：NMOS晶体管
302：本地元件
303：第一端点
304：垫区
40：切换模组
401：PMOS晶体管
402：本地元件
403：GCL电路
50：高电压相容I/O电路
501：数据输入端点
502：垫区
503：输出启用端点
504：NAND逻辑门
505：本地元件
506：NMOS晶体管
507：GCL电路
508：PMOS晶体管
509：PMOS晶体管
510：反相器
511：NOR逻辑门
512：NMOS晶体管
513：NMOS晶体管
514：本地元件
515：PMOS晶体管
516：PMOS晶体管