信号处理装置和方法以及信号解码装置和方法

摘要

所公开的是一种信号处理装置，用于实施二阶Volterra滤波器的二阶项。这种信号处理装置(10)包括多个乘法器，每个都适于将第一和第二信号相乘。每个乘法器都包括一个或多个串联的延迟电路，每个都使从所述乘法器输出的信号延迟预置时间；以及一个或多个系数乘法器，用于将从每个乘法器输出的信号和从每个延迟电路输出的信号，每个都乘以预置的系数。n个所述乘法器彼此并联，n是不小于一的整数，而且第k个乘法器使用所述第一信号延迟了所述单位时间的(k-1)倍的信号作为所述第二信号，k是1≤k≤n的整数。

权利要求

1.一种信号处理装置，采用二阶Volterra滤波器作为均衡输入信号的均衡器，其特征在于，实施二阶Volterra滤波器的二阶项的二阶Volterra滤波器二阶项部分包括：n个FIR滤波器，将第一输入信号乘以第二输入信号的n个乘法装置，其中，n是不小于一的整数，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，k是1≤k≤n的整数；用于将从除第1个乘法装置之外的每个乘法装置输出的信号乘以2的乘以2的装置；

第k个乘法装置对应第k个FIR滤波器，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为0时，所述n-k个延迟装置相互串联且与第k个乘法装置串联；

第1个FIR滤波器中的第一个延迟装置使从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；第1个FIR滤波器还包括系数相乘装置，用于将从所述第1个乘法装置和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

当1＜k＜n时，第k个FIR滤波器中的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；当1＜k＜n时，第k个FIR滤波器还包括系数相乘装置，用于将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

当k＝n时，第k个FIR滤波器包括系数相乘装置，用于将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；

当1≤k＜n时，第k个FIR滤波器还包括求和装置，所述求和装置将当1≤k＜n时的第k个FIR滤波器对应的所述系数相乘装置的输出相加在一起作为FIR滤波器的输出；

所述二阶Volterra滤波器二阶项部分还包括用于将n个FIR滤波器的输出相加在一起的加法器。

2.一种信号处理方法，采用二阶Volterra滤波器均衡输入信号，其中实施二阶Volterra滤波器的二阶项的二阶Volterra滤波器二阶项部分包括n个FIR滤波器，其中，n是不小于一的整数，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为

0时，所述n-k个延迟装置相互串联，k是1≤k≤n的整数；

其特征在于，等价于二阶Volterra滤波器二阶项的处理包括：

乘法步骤，将第一输入信号乘以第二输入信号，由n个乘法装置实施所述乘法步骤，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，第k个乘法装置对应第k个FIR滤波器，当延迟装置的数量不为0时与第k个FIR滤波器的n-k个延迟装置串联；

由乘以2的装置将从除第1个乘法装置之外的每个乘法装置输出的信号乘以2的步骤；

对应于第1个FIR滤波器的延迟步骤，其中第1个FIR滤波器中的第一个延迟装置使从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；

对应于第1个FIR滤波器的系数相乘步骤，由所述系数相乘装置将从所述第1个乘法装置执行的乘法步骤输出的信号和从每个所述延迟步骤输出的信号，每个都乘以预置的系数；

对应于当1＜k＜n时的第k个FIR滤波器的延迟步骤，其中第k个FIR滤波器的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；

对应于当1＜k＜n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

对应于当k＝n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；以及求和步骤，由求和装置对除第n个FIR滤波器之外的其他FIR滤波器，将执行所述系数相乘步骤的所述系数相乘装置的多个输出相加在一起，作为FIR滤波器的输出；

由加法器将所述n个FIR滤波器的输出相加在一起的步骤。

3.一种信号解码装置，采用二阶Volterra滤波器作为均衡和解码输入信号的均衡器，包括：二阶Volterra滤波器的线性部分，实施所述二阶Volterra滤波器的线性项，并对所述输入信号进行线性均衡；

二阶Volterra滤波器的二阶项部分，实施所述二阶Volterra滤波器的二阶项，并对所述输入信号进行非线性均衡；

信号求和装置，将从所述线性部分输出的信号和从所述二阶项部分输出的信号相加在一起；以及最大似然解码装置，对从所述信号求和装置输出的信号进行最大似然解码；

所述二阶项部分包括：n个FIR滤波器，将第一输入信号与第二输入信号相乘在一起的n个乘法装置，其中，n是不小于一的整数，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，k是1≤k≤n的整数；用于将从除第1个乘法装置之外的每个乘法装置输出的信号乘以2的乘以2的装置；

第k个乘法装置对应第k个FIR滤波器，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为0时，所述n-k个延迟装置相互串联且与第k个乘法装置串联；

第1个FIR滤波器中的第一个延迟装置使从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；第1个FIR滤波器还包括系数相乘装置，用于将从所述第1个乘法装置和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

当1＜k＜n时，第k个FIR滤波器中的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；当1＜k＜n时，第k个FIR滤波器还包括系数相乘装置，用于将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

当k＝n时，第k个FIR滤波器包括系数相乘装置，用于将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；

当1≤k＜n时，第k个FIR滤波器还包括求和装置，所述求和装置将所述当1≤k＜n时的第k个FIR滤波器对应的所述系数相乘装置的输出相加在一起作为FIR滤波器的输出；

所述二阶Volterra滤波器二阶项部分还包括用于将n个FIR滤波器的输出相加在一起的加法器。

4.根据权利要求3的信号解码装置，进一步包括：

误差检测装置，检测每个离散时刻从所述信号求和装置输出的信号和目标信号之间的误差；

所述系数相乘装置根据所述误差检测装置检测的误差，每隔离散时刻更新所述预置的系数。

5.一种信号解码方法，采用二阶Volterra滤波器均衡和解码输入信号，其中实施二阶Volterra滤波器的二阶项的二阶Volterra滤波器二阶项部分包括n个FIR滤波器，其中，n是不小于一的整数，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为

0时，所述n-k个延迟装置相互串联，k是1≤k≤n的整数，该方法包括：

线性滤波步骤，实施等价于二阶Volterra滤波器的线性项，并对所述输入信号进行线性均衡的处理；

二阶滤波步骤，实施等价于二阶Volterra滤波器的二阶项，并对所述输入信号进行非线性均衡的处理；

信号求和步骤，将从所述线性滤波步骤输出的信号和从所述二阶滤波步骤输出的信号相加在一起；以及最大似然解码步骤，对从所述信号求和步骤输出的信号进行最大似然解码；

所述二阶滤波步骤包括：

乘法步骤，将第一输入信号乘以第二输入信号，由n个乘法装置实施所述乘法步骤，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，第k个乘法装置对应第k个FIR滤波器，并且当延迟装置的数量不为0时与第k个FIR滤波器的n-k个延迟装置串联；

由乘以2的装置将从除第1个乘法装置之外的每个乘法装置输出的信号乘以2的步骤；

对应于第1个FIR滤波器的延迟步骤，其中第1个FIR滤波器中的第一个延迟装置使从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；

对应于第1个FIR滤波器的系数相乘步骤，其中由所述系数相乘装置将从所述第1个乘法装置执行的乘法步骤输出的信号和从每个所述延迟步骤输出的信号，每个都乘以预置的系数；

对应于当1＜k＜n时的第k个FIR滤波器的延迟步骤，其中第k个FIR滤波器的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；

对应于当1＜k＜n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；

对应于当k＝n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；以及求和步骤，由求和装置对除第n个FIR滤波器之外的其他FIR滤波器，将执行所述系数相乘步骤的所述系数相乘装置的多个输出相加在一起，作为FIR滤波器的输出；

由加法器将所述n个FIR滤波器的输出相加在一起的步骤。

说明书

信号处理装置和方法以及信号解码装置和方法

[0001] 相关申请的交叉引用

[0002] 本发明包含2004年4月6日向日本专利局提交的JP 2004-112318号日本专利申请有关的主题，其全部内容在此引用作为参考。

技术领域

[0003] 本发明涉及为了对存在非线性畸变的输入信号进行非线性均衡而实施二阶Volterra滤波器二阶项的信号处理装置和方法，以及对信号处理中具有即采用了此类装置或方法的信号进行解码的装置和方法。

背景技术

[0004] 利用磁记录技术或光记录技术的存储设备，或无线通信装置中采用的信号处理装置，以及为此所用的软件算法，是根据假设了输入信号线性特性的线性信号处理理论而设计的。一般说来，这些输入信号并非仅仅由完全线性的信号元素所形成，而是也包含了若干非线性元素。然而，这些非线性元素的功率通常足够小，因此可以近似为线性信号。因为这种原因，基于线性理论的信号处理装置在使用中是足够有效的。

[0005] 然而，随着存储技术的最近发展和记录密度的提高，再现信号中呈现的非线性特性已经变得不可忽视。这些非线性特性导致锁相环(PLL)的性能、自适应均衡滤波器的收敛性或最终数据误码率的退化。尽管一直在努力提高记录介质的记录密度，以进一步改进其记录容量，可是使用高记录容量的记录介质或者使用检测灵敏度高但对输入或输出信号呈现非线性响应的传感器所引起的非线性信号畸变，已证明是阻碍整个装置进一步性能改进的显著因素。

[0006] 再现信号的这些非线性畸变的典型原因是归咎于信号再现方和记录介质的非线性特性。在前一种类型的典型原因之中，有用作磁记录再现磁头的MR(磁阻)磁头之磁
场-电压转换特征的非线性响应和基线漂移，还有用于光记录的光电探测器的非线性响
应。在后一种类型的典型原因之中，有在磁记录介质和光记录介质中都有的高记录密度状态下的非线性符号间干扰(NLISI)，以及光记录过程中记录介质的非线性反射率性能引起的垂直信号不对称性。

[0007] 现在将进一步考察误码率中最大畸变的若干原因。

[0008] 在线性自适应均衡滤波器中，使用LMS(最小均方)算法，正如通常的信号处理装置上所安装的，只要输入信号没有非线性畸变，通过检测由部分响应(PR)所表示的、符合预置均衡系统的目标检测值与实际检测信号之间的误差信号，确保了收敛到给出最小误差平方值值的抽头系数。然而，由于以上滤波器的理论结构，利用它无法校正由垂直非对称所表示的非线性畸变。

[0009] 注意，由于线性自适应均衡滤波的算法，它搜索的是仅仅使获得的误差平方值最小的抽头系数，这就不可避免地保续使抽头系数收敛到不同于理想的收敛值的概率。这就表明了由于事实上存在着输入到线性自适应均衡滤波器的信号遭受非线性畸变的情况，可能产生无法预计的新均衡误差即非线性均衡误差，补救方法只能是在自适应均衡算法中并不预先内在地假定这种非线性均衡误差已校正。这种非线性均衡误差导致了最终数据误码率中的退化。

[0010] 在这种考虑中，已经提议了把自适应均衡滤波器实施为多项式滤波器的技术，作为对展示了非线性畸变信号进行非线性均衡的方法(例如，参见专利公开1和2)。对于通常称为Volterra滤波器的这种多项式滤波器的研究，迄今已在多种技术领域中进行了
尝试。利用Volterra滤波器，有可能根据自适应均衡算法，比如LMS或RLS(递归最小平
方)算法，在涉及最小平方误差的范围内经由优化而更新抽头系数。在参考文献“Adaptive Polynominal Filters，V.John Matthews，IEEE SP Magazine，July 1991，pp.10to 26”中可以找到对自适应均衡Volterra滤波器的详细说明。

[0011] 这时，通常的二阶Volterra滤波器由下面的(1)式表达：

[0012]

[0013] 在(1)式中，M1表示线性部分的抽头长度，M2表示二阶项部分的抽头长度。此外，在此式中，y(k)表示二阶Volterra滤波器在k时刻的输出信号，x(k)为在k时刻对二阶(1)
Volterra滤波器的输入信号，h (i)表示线性部分的抽头系数，其中i＝0，1、...、M1-1，(2)
h (i1，i2)表示二阶项部分的抽头系数(i1＝0，1、...、M2-1；i2＝0，1、...、M2-1)。

[0014] 这时可以安装二阶Volterra滤波器，使得能够根据自适应均衡算法依次优化滤波器抽头的数目。此外，如果最初就已知了二阶Volterra滤波器的线性和二阶项部分抽头系数的优化值，二阶Volterra滤波器也可以安装为固定抽头系数的滤波器。

[0015] 为了对输入信号x(k)的一个周期完成(1)式右边的计算，需要对右边的第一项和第二项分别进行M1次乘法运算和2×M2×M2次乘法运算。此外，除了滤波器线性部分的输入信号延迟线，还需要若干延迟线，以便为二阶项部分保持M2个时钟周期对应的输入信号x(k)。

[0016] 利用二阶Volterra滤波器的已知对称性，滤波器二阶项部分的抽头系数满足下面(2)式表明的关系：

[0017] h(2)(i1，i2)＝h(2)(i2，i1) (2)

[0018] 利用此(2)式的关系，上面(1)式可以简化为

[0019]

[0020] 注意，对(3)式右边的第一项、第二项和第三项分别需要M1次乘法运算、2×M2次乘法运算和M2×(M2-1)次乘法运算。

[0021] 在图17和以下的表1中显示了对于可变的数目M2，由(1)式和(3)式表明的二阶Volterra滤波器二阶部分的乘法器个数的对比结果：

[0022] 表1

[0023]M2 (1)式二阶项的乘法器个数 (2)式二阶项的乘法器个数
1 2 2
2 8 6
3 18 12
4 32 20
5 50 30
6 72 42
7 98 56
8 128 72
9 162 90
10 200 110
11 242 132
12 288 156
13 338 182
14 392 210
15 450 240

[0024] 正如从图17和表1中可见，M2的数值越大，由(3)式减少乘法器个数的效果越显著。不过，即使利用(3)式的结构，对于M2＝15的情况仍然需要多至240次乘法。

[0025] 换言之，尽管更高阶的Volterra滤波器对呈现出非线性畸变的输入信号均衡效力大，但是由硬件或软件实施时需要许多乘法运算，因此表现出成本造成的实施困难。

发明内容

[0026] 考虑到现有技术的上述问题，本发明的目的是提供在呈现非线性畸变的输入信号的均衡中充分减少乘法运算次数的信号处理装置和方法，以及对以所述信号处理装置提供的信号进行解码的装置和方法。

[0027] 根据本发明的信号处理装置是采用二阶Volterra滤波器作为输入信号均衡器的信号处理装置，其中实施二阶Volterra滤波器二阶项的二阶Volterra滤波器二阶项部分，n个FIR滤波器，将第一输入信号乘以第二输入信号的n个乘法装置，其中，n是不小于一的整数，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)
倍所对应的信号作为所述第二输入信号，k是1≤k≤n的整数；用于将从除第1个乘法装
置之外的每个乘法装置输出的信号乘以2的乘以2的装置；第k个乘法装置对应第k个FIR
滤波器，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为0时，所述n-k个延迟装置相互串联且与第k个乘法装置串联；第1个FIR滤波器中的第一个延迟装置使
从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置
将所接收的信号延迟单位时间；第1个FIR滤波器还包括系数相乘装置，用于将从所述第1个乘法装置和从每个所述延迟装置输出的信号，每个都乘以预置的系数；当1＜k＜n时，第k个FIR滤波器中的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，
第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；当1＜k＜n时，第
k个FIR滤波器还包括系数相乘装置，用于将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；当k＝n时，第k个FIR滤波器包括系数相
乘装置，用于将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；
当1≤k＜n时，第k个FIR滤波器还包括求和装置，所述求和装置将当1≤k＜n时的第
k个FIR滤波器对应的所述系数相乘装置的输出相加在一起作为FIR滤波器的输出；所述
二阶Volterra滤波器二阶项部分还包括用于将n个FIR滤波器的输出相加在一起的加法
器。

[0028] 根据本发明的信号处理方法采用二阶Volterra滤波器来均衡输入信号。实施二阶Volterra滤波器的二阶项的二阶Volterra滤波器二阶项部分包括n个FIR滤波器，其
中，n是不小于一的整数，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量
不为0时，所述n-k个延迟装置相互串联，k是1≤k≤n的整数；其特征在于，等价于二
阶Volterra滤波器二阶项的处理包括：乘法步骤，将第一输入信号乘以第二输入信号，由n个乘法装置实施所述乘法步骤，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，第k个乘法装置对应第
k个FIR滤波器，当延迟装置的数量不为0时与第k个FIR滤波器的n-k个延迟装置串联；
由乘以2的装置将从除第1个乘法装置之外的每个乘法装置输出的信号乘以2的步骤；对
应于第1个FIR滤波器的延迟步骤，其中第1个FIR滤波器中的第一个延迟装置使从所述
第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接
收的信号延迟单位时间；对应于第1个FIR滤波器的系数相乘步骤，由所述系数相乘装置
将从所述第1个乘法装置执行的乘法步骤输出的信号和从每个所述延迟步骤输出的信号，每个都乘以预置的系数；对应于当1＜k＜n时的第k个FIR滤波器的延迟步骤，其中第k
个FIR滤波器的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个
FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；对应于当1＜k＜n时的
第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信
号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；对应于当k＝n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置输出的信号乘以
预置的系数，作为FIR滤波器的输出；以及求和步骤，由求和装置对除第n个FIR滤波器之外的其他FIR滤波器，将执行所述系数相乘步骤的所述系数相乘装置的多个输出相加在一起，作为FIR滤波器的输出；由加法器将所述n个FIR滤波器的输出相加在一起的步骤。

[0029] 利用信号处理的装置和方法，使用所述二阶Volterra滤波器对展现了非线性畸变的输入信号进行均衡。可以显著地缩减在所述二阶Volterra滤波器二阶项部分中所需
要的乘法处理。

[0030] 根据本发明的信号解码装置采用二阶Volterra滤波器作为均衡和解码输入信号的均衡器。所述信号解码装置包括二阶Volterra滤波器的线性部分，实施二阶Volterra
滤波器的线性项，并线性均衡所述输入信号；二阶Volterra滤波器的二阶项部分，实施二阶Volterra滤波器的二阶项，并非线性地均衡所述输入信号；信号求和装置，总和从所述线性部分输出的信号和从所述二阶项部分输出的信号；以及最大似然解码装置，最大似然地解码从所述信号求和装置输出的信号。所述二阶项部分包括：n个FIR滤波器，将第一输入信号与第二输入信号相乘在一起的n个乘法装置，其中，n是不小于一的整数，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号
作为所述第二输入信号，k是1≤k≤n的整数；用于将从除第1个乘法装置之外的每个乘
法装置输出的信号乘以2的乘以2的装置；第k个乘法装置对应第k个FIR滤波器，所述第
k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为0时，所述n-k个延迟装置相
互串联且与第k个乘法装置串联；第1个FIR滤波器中的第一个延迟装置使从所述第1个
乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟装置将所接收的信
号延迟单位时间；第1个FIR滤波器还包括系数相乘装置，用于将从所述第1个乘法装置和从每个所述延迟装置输出的信号，每个都乘以预置的系数；当1＜k＜n时，第k个FIR滤
波器中的第一个延迟装置使从所述乘以2的装置输出的信号延迟单位时间，第k个FIR滤
波器中的其它的延迟装置将所接收的信号延迟单位时间；当1＜k＜n时，第k个FIR滤
波器还包括系数相乘装置，用于将从所述乘以2的装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；当k＝n时，第k个FIR滤波器包括系数相乘装置，
用于将从所述乘以2的装置输出的信号乘以预置的系数，作为FIR滤波器的输出；当1≤k
＜n时，第k个FIR滤波器还包括求和装置，所述求和装置将所述当1≤k＜n时的第k个
FIR滤波器对应的所述系数相乘装置的输出相加在一起作为FIR滤波器的输出；所述二阶
Volterra滤波器二阶项部分还包括用于将n个FIR滤波器的输出相加在一起的加法器。

[0031] 根据本发明的信号解码方法采用二阶Volterra滤波器均衡和解码输入信号。其中实施二阶Volterra滤波器的二阶项的二阶Volterra滤波器二阶项部分包括n个FIR滤
波器，其中，n是不小于一的整数，所述第k个FIR滤波器包括n-k个延迟装置，当延迟装置的数量不为0时，所述n-k个延迟装置相互串联，k是1≤k≤n的整数，该方法包括：线性
滤波步骤，实施等价于二阶Volterra滤波器的线性项，并对所述输入信号进行线性均衡的处理；二阶滤波步骤，实施等价于二阶Volterra滤波器的二阶项，并对所述输入信号进行非线性均衡的处理；信号求和步骤，将从所述线性滤波步骤输出的信号和从所述二阶滤波步骤输出的信号相加在一起；以及最大似然解码步骤，对从所述信号求和步骤输出的信号进行最大似然解码；所述二阶滤波步骤包括：乘法步骤，将第一输入信号乘以第二输入信号，由n个乘法装置实施所述乘法步骤，所述乘法装置的第k个采用将同一个所述第一输入信号延迟所述单位时间的(k-1)倍所对应的信号作为所述第二输入信号，第k个乘法装置
对应第k个FIR滤波器，并且当延迟装置的数量不为0时与第k个FIR滤波器的n-k个延
迟装置串联；由乘以2的装置将从除第1个乘法装置之外的每个乘法装置输出的信号乘以
2的步骤；对应于第1个FIR滤波器的延迟步骤，其中第1个FIR滤波器中的第一个延迟装
置使从所述第1个乘法装置输出的信号延迟单位时间，第1个FIR滤波器中的其它的延迟
装置将所接收的信号延迟单位时间；对应于第1个FIR滤波器的系数相乘步骤，其中由所述系数相乘装置将从所述第1个乘法装置执行的乘法步骤输出的信号和从每个所述延迟步
骤输出的信号，每个都乘以预置的系数；对应于当1＜k＜n时的第k个FIR滤波器的延迟
步骤，其中第k个FIR滤波器的第一个延迟装置使从所述乘以2的装置输出的信号延迟单
位时间，第k个FIR滤波器中的其它的延迟装置将所接收的信号延迟单位时间；对应于当1＜k＜n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的
装置输出的信号和从每个所述延迟装置输出的信号，每个都乘以预置的系数；对应于当k＝n时的第k个FIR滤波器的系数相乘步骤，其中由系数相乘装置将从所述乘以2的装置
输出的信号乘以预置的系数，作为FIR滤波器的输出；以及求和步骤，由求和装置对除第n个FIR滤波器之外的其他FIR滤波器，将执行所述系数相乘步骤的所述系数相乘装置的多
个输出相加在一起，作为FIR滤波器的输出；由加法器将所述n个FIR滤波器的输出相加在一起的步骤。

[0032] 信号解码的所述装置和所述方法利用所述二阶Volterra滤波器均衡和解码输入信号，并且除了实施所述二阶Volterra滤波器线性项的线性部分之外，每个都包括实施所述二阶Volterra滤波器二阶项的二阶项部分，从而显著地缩减了乘法运算次数。

[0033] 根据本发明的信号处理方法和装置，在由二阶Volterra滤波器二阶项部分实施二阶Volterra滤波器二阶项而均衡输入信号时，可以充分地减少所需的乘法处理，因此
在使用LSI(大规模集成电路)实施二阶项滤波器时，能够减小电路的规模，同时在使用
DSP(数字信号处理器)和软件实施二阶项滤波器时，也能够减少处理量。

[0034] 根据本发明的信号解码装置和方法，为了通过二阶Volterra滤波器均衡和解码输入信号，除了实施二阶Volterra滤波器线性项的线性部分之外，使用的二阶滤波器还实施二阶Volterra滤波器的二阶项并能够显著减少乘法运算，从而通过较少的乘法运算量，有效地校正非线性畸变。

[0035] 从本发明的优选实施例尤其是连同其附图一起阅读，本发明的其他目的和优点将会变得更加显而易见。

附图说明

[0036] 图1是图表，显示了M2＝6的二维数组x(2)(k，i1，i2)；

[0037] 图2是图表，显示了M2＝6的二维数组h(2)(i1，i2)；

[0038] 图3显示了图1所示二维数组中对角线项x(2)(k，i，i)的元素；

[0039] 图4显示了图1所示二维数组中非对角线项x(2)(k，i1，i2)的元素；

[0040] 图5是图表，显示了M2＝6的二维数组W(2)(k，i1，i2)；

[0041] 图6是图表，使用x(2)(k，i1，i2)表示图5所示二维数组W(2)(k，i1，i2)中各个元素的内容；

[0042] 图7显示了图5所示二维数组W(2)(k，i1，i2)中各个元素的内容，如同使用(12)式的转换；

[0043] 图8使用x(2)(k，i1，i2)显示了图7所示二维数组W(2)(k，i1，i2)中各个元素的内容；

[0044] 图9展示了体现本发明之信号处理装置示意结构的实例；

[0045] 图10展示了体现本发明之信号处理装置示意结构的另一个实例；

[0046] 图11展示了体现本发明之信号处理装置示意性结构的再一个实例；

[0047] 图12显示了体现本发明之二阶Volterra滤波器二阶项部分的抽头长度与为此所需乘法器数目之间的关系；

[0048] 图13显示了M1＝10时线性部分电路结构的实例；

[0049] 图14展示了体现本发明之信号解码装置的示意结构；

[0050] 图15显示了仅仅使用线性自适应均衡滤波器均衡展示了非线性畸变的输入信号情况下的眼图；

[0051] 图16显示了使用线性自适应均衡滤波器和非线性自适应均衡滤波器均衡展示了非线性畸变的输入信号情况下的眼图；

[0052] 图17显示了常规二阶Volterra滤波器二阶项部分的抽头长度与为此所需乘法器数目之间的关系。

具体实施方式

[0053] 在进行讲解本发明的实施例之前，现在将讲解Volterra滤波器的技术，一直提议用于存在非线性畸变之信号的非线性均衡。

[0054] 如果线性部分的抽头长度为M1，二阶项部分的抽头长度为M2，以下(4)式表示了常规二阶Volterra滤波器：

[0055]

[0056] 其中y(k)是二阶Volterra滤波器在k时刻的输出信号，x(k)是二阶Volterra滤波器在k时刻的输入信号，h(1)(i)是二阶Volterra滤波器线性部分的抽头系数(i＝0，
1、...、M1-1)，h(2)(i1，i2)是二阶Volterra滤波器二阶项部分的抽头系数(i1＝0，1、...、M2-1；i2＝0，1、...、M2-1)。

[0057] 为了对一个周期完成(4)式右边的计算，对右边的一阶和二阶项分别需要进行M1次乘法运算和2×M2×M2次乘法运算。除了用于二阶Volterra滤波器线性部分的输入信号延迟线，还需要等价于M2个时钟信号数目的延迟线，用于为二阶滤波器的二阶项部分保持输入信号x(k)。

[0058] 众所周知，利用所述二阶Volterra滤波器的已知对称性，上述(4)式能够简化为下面的(5)式：

[0059]

[0060] 注意，对(5)式右边的第一、第二和第三项分别需要M1次乘法运算、2×M2次乘法运算和M2×(M2-1)次乘法运算。

[0061] 然而，虽然由(5)式进行了简化，但是如果M2是大值，二阶Volterra滤波器的二阶项部分仍然需要大量的乘法运算。因此，考虑到成本很难实现二阶Volterra滤波器。

[0062] 因此如同现在的讲解，在本实施例中简化了对二阶Volterra滤波器二阶项部分的计算，以便尽可能多地减少乘法运算量。

[0063] 同时，通过对二阶Volterra滤波器二阶项部分执行的计算，本实施例的信号处理装置均衡了存在非线性畸变的输入信号。本实施例的信号解码装置包括作为非线性自适应滤波器的以上信号处理装置，除了进行均衡滤波之外，还自适应地对二阶Volterra滤波器线性部分执行计算，以均衡和解码记录在光盘上记录的信号。

[0064] 在以下的讲解中，首先讲解二阶Volterra滤波器二阶项部分计算的简化技术。下一步讲解执行简化后计算的本实施例信号处理装置的结构和操作。

[0065] 为了简化二阶项部分的计算，首先对二阶Volterra滤波器输入信号的二阶项进行下面(6)式的代换：

[0066] x(k-i1)·x(k-i2)＝x(2)(k，i1，i2) (6)

[0067] 从(6)式不难导出下面(7)式和(8)式的关系：

[0068] x(2)(k，i1，i2)＝x(2)(k，i2，i1) (7)

[0069] x(2)(k，i1+m，i2+m)＝x(k-m-i1)·x(k-m-i2) (8)＝x(2)(k-m，i1，i2)[0070] 此外，利用(6)式，上面的(4)式可以重写为下面的(9)式：

[0071]

[0072] (9)式的二阶项可以认为是通过把二阶项抽头系数二维数组h(2)(i1，i2)各个元素(2)的对应元素(i1，i2)(二维数组的元素数目为M2×M2)乘以给定k时刻二阶信号二维数组x
(2)
(k，i1，i2)各个元素的对应元素(i1，i2)(二维数组x (k，i1，i2)的元素数目为M2×M2)所获得乘积输出的总和。

[0073] 现在举M2＝6的情况为例。图1显示了具有6×6个元素的二阶信号二维数组x(2)(2)
(k，i1，i2)的概念。图2显示了具有6×6个元素的二阶抽头系数二维数组h (i1，i2)的概(2)
念。二阶滤波器的抽头系数h (i1，i2)可以是固定的，也可以由任何适当的自适应均衡算法顺序地更新。上述(9)式的第二项通过图1和图2的对应元素(i1，i2)彼此相乘并将乘
积结果加在一起而获得。

[0074] 利用(6)式，上述(5)式可以重写为下面所示的(10)式：

[0075]

[0076]

[0077] 图3显示了(10)式右边二阶项中所包含二阶信号的对角线项x(2)(k，i，i)的各个(2)元素在图1的二维数组中所处的部位。从图3可以看出，对角线项x (k，i，i)的各个元素是二维数组中i1＝i2的各个元素，即对角线元素。同样，图4显示了(10)式右边第三项中(2)
所包含的非对角线项x (k，i1，i2)的各个元素在图1的二维数组中所处的部位。从图4可(2)
以看出，非对角线项x (k，i1，i2)的各个元素是二维数组中i1＜i2的各个元素，即不包括对角线元素的上三角元素。

[0078] 在给定k时刻点具有6×6个元素的二维数组W(2)(k，i1，i2)由下面(11)式定义：

[0079]

[0080] 在这种情况下，对于W(2)(k，i1，i2)，任选整数m不难从(8)式导出下面(12)式的关系：

[0081] W(2)(k，i1+m，i2+m)＝W(2)(k-m，i1，i2) (12)

[0082] 利用(11)式，上述(10)式可以由(13)式表示。(14)式通过求取(15)式所示的二阶Volterra滤波器线性部分的输出与(16)式所示的所述滤波器二阶项部分的输出之和
表示(13)式。

[0083]

[0084] y(k)＝y(1)(k)+y(2)(k) (14)

[0085]

[0086]

[0087] 图5显示了(13)式的二阶项部分中包含的二维数组W(2)(k，i1，i2)的各个元素。(2)
如图5所示，W (k，i1，i2)中不包括对角线元素的下三角各个元素具有0值。为了对比起(2)
见，图6显示的二维数组中使用(11)式中的x (k，i1，i2)表示图5的各个元素。

[0088] 图7显示了使用(12)式，对图5的各个元素进行转换所获取的二维数组。在这幅(2) (2)
图中，W (k-m，i1，i2)表示对W (k，i1，i2)延迟m个时钟周期所获取的信号。为了对比，(2)
图8显示了使用(11)式中的x (k，i1，i2)表示图7的各个元素所获取的二维数组。

[0089] 注意，图7中的对角线元素是W(2)(k，0，0)、W(2)(k-1，0，0)、...、W(2)(k-5，0，0)，相当(2) (2)于对W (k，0，0)延迟一个时钟周期。同样，平行且邻近对角线元素的元素是W (k，0，1)、(2) (2) (2)
W (k-1，0，1)、...、W (k-4，0，1)，相当于对W (k，0，1)延迟一个时钟周期。换言之，在图
7中，对角线元素和可以认为是平行于对角线元素的多个一维数组的非对角线元素，可以认为是FIR(有限脉冲响应)滤波器中各个延迟电路的输出。此外，各个延迟元素的输出通过(2)
获得这些输出与具有(12)式和(13)式中对应索引(i1，i2)的二阶抽头系数h (i1，i2)的
乘积而形成二阶项部分，因此形成图7中对角线元素的二阶项部分的部位和由平行于对角线元素的非对角线元素形成的二阶项部分的部位，可以认为是形成了的各个独立FIR滤波器。

[0090] 图9显示了信号处理装置电路结构的实例，考虑到上述(6)式和(11)式，向它提(2)
供k时刻点的x(k)作为输入，并输出(13)式中的W (k，i1，i2)。参考图9，信号处理装置
10与六个FIR滤波器(FIR0到FIR5)并联，它们的每一个都包括一个或多个乘法器和延迟
电路。在FIR滤波器之间配备了延迟电路。在这些滤波器中，由FIR0指示的第一FIR滤波
(2) (2) (2)
器向外输出W (k，0，0)、W (k-1，0，0)、...、W (k-5，0，0)，同时，由图9中FIR1指示的第(2) (2) (2)
二FIR滤波器向外输出W (k，0，1)，W (k-1，0，1)、...、W (k-5，0，1)，它们是平行并邻近对角线元素的元素，依此类推。

[0091] 在图9中，k时刻点的输入信号x(k)经由乘法器121彼此相乘，输出W(2)(k，0，0)(2)(＝x(k)·x(k))。同时，从延迟电路141、151、161、171和181分别输出W (k-1，0，0)、...、(2)
W (k-5，0，0)，它们是输出信号分别经由延迟电路141、151、161、171和181每次延迟一个时钟周期。从乘法器121的输出以及从延迟电路141、151、161、171和181的输出由乘法器191、(2) (2) (2) (2) (2)
201、211、221、231和241乘以对应的抽头系数h (0，0)、h (1，1)、h (2，2)、h (3，3)、h(2)
(4，4)以及h (5，5)，并由加法器251将乘积结果加在一起，给出滤波器FIR0的输出。

[0092] 乘法器122将k时刻点的输入信号x(k)乘以一个时钟周期前的信号x(k-1)，它(2)
由延迟电路112延迟了一个时钟周期。乘法器132将乘积结果乘以2，输出W (k，0，1)(＝(2) (2)
2x(k)·x(k-1))。同时，从延迟电路142、152、162和172分别输出W (k-1，0，1)、...、W(k-4，0，1)，它们分别是输出信号经由延迟电路142、152、162和172每次延迟一个时钟周期的信号。从乘法器122的输出与从延迟电路142、152、162和172的输出由乘法器192、202、212、(2) (2) (2) (2) (2)
222和232乘以对应的抽头系数h (0，1)、h (1，2)、h (2，3)、h (3，4)和h (4，5)，并将乘积结果通过加法器252加在一起，给出滤波器FIR1的输出。

[0093] 乘法器123将k时刻点的输入信号x(k)乘以两个时钟周期前的信号x(k-2)，它(2)
由延迟电路113进一步延迟了一个时钟周期。乘法器133将乘积结果乘以2，输出W (k，0，(2) (2)
2)(＝2x(k)·x(k-2))。同时，从延迟电路143、153和163分别输出W (k-1，0，2)、...、W(k-3，0，2)，它们分别是输出信号经由延迟电路143、153和163每次延迟一个时钟周期的信号。从乘法器123的输出与从延迟电路143、153和163的输出由乘法器193、203、213和223(2) (2) (2) (2)
乘以对应的抽头系数h (0，2)、h (1，3)、h (2，4)和h (3，5)，并将乘积结果通过加法器
253加在一起，给出滤波器FIR2的输出。

[0094] 乘法器124将k时刻点的输入信号x(k)乘以三个时钟周期前的信号x(k-3)，它由(2)
延迟电路114进一步延迟了一个时钟周期。乘法器134将乘积结果乘以2，输出W (k，0，3)(2) (2)
(＝2x(k)·x(k-3))。同时，从延迟电路144和154分别输出W (k-1，0，3)和W (k-2，0，
3)，它们分别是输出信号经由延迟电路144和154每次延迟一个时钟周期的信号。从乘法
器124的输出与从延迟电路144和154的输出分别由乘法器194、204和214乘以对应的抽头
(2) (2) (2)
系数h (0，3)、h (1，4)和h (2，5)，并将乘积结果通过加法器254加在一起，给出滤波器FIR3的输出。

[0095] 乘法器125将k时刻点的输入信号x(k)乘以四个时钟周期前的信号x(k-4)，它由(2)
延迟电路115进一步延迟了一个时钟周期。乘法器135将乘积结果乘以2，输出W (k，0，4)(2)
(＝2x(k)·x(k-4))。同时，从延迟电路145输出W (k-1，0，4)，它是输出信号经由延迟电路145延迟一个时钟周期的信号。从乘法器125的输出与从延迟电路145的输出分别由乘
(2) (2)
法器195和205乘以对应的抽头系数h (0，4)和h (1，5)，并将乘积结果通过加法器255加在一起，给出滤波器FIR4的输出。

[0096] 乘法器126将k时刻点的输入信号x(k)乘以五个时钟前的信号x(k-5)，它由延迟(2)
电路116进一步延迟了一个时钟周期。乘法器136将乘积结果乘以2，输出W (k，0，5)(＝(2)
2x(k)·x(k-5))。另外，乘法器196将输出信号乘以对应的抽头系数h (0，5)，其输出变为滤波器FIR5的输出。

[0097] 二阶Volterra滤波器二阶项部分的输出表示为加法器26对FIR0到FIR5各个FIR滤波器输出的总和。

[0098] 注意，由乘法器132、...、136进行的乘以2在采用二进制数计算的数字电路中，可以等价地处理成1位左移，所以不必提供专用的乘法器。因此，作为M2＝6的二阶项部分乘法器，仅仅需要乘法器121、...、126、191、...、196、201、...、205、211、...、214、221、...、223、
231、232和241，总共是27个。

[0099] 对M2的不同值，(13)式所示二阶Volterra滤波器二阶项部分的乘法器数目，显示在图10和下面的表2中。为了对比通常情况下乘法器的个数，图10和表2也显示了由(4)式和(5)式所指示的二阶Volterra滤波器二阶项部分的乘法器数目。

[0100] 表2

[0101]

[0102]

[0103] 从图10和表2可见，与(4)式所示情况相比，同时采用(5)式的常规技术减少计算，利用本实施例的技术有可能显著地减少乘法运算量。此外，利用本实施例的技术，与单独使用(5)式所示的减少计算量的常规技术情况相比，可以显著地减少乘法运算量。对较大的M2值实现的良好效果十分显著。

[0104] 利用上述信号处理装置10，图9的结构用于输出图8所示二维数组的各个元素。然而，由于FIR滤波器结构是彼此独立的，在滤波器的均衡性能可以认为要达到最佳的情况下，例如在数据误码率超过了预定值的情况下，可以改变乘法器191、...、196、201、...、205、211、...、214、221、...、223、231、232和241的数目，即FIR0到FIR5各个FIR滤波器抽头长度的数目。同样，在滤波器均衡性能足够的情况下，也有可能改变FIR滤波器的数目。然而，沿时间轴从FIR滤波器(FIR0到FIR5)的对角线项(FIR0)朝向非对角线项(FIR1到FIR5)方
向进行的深度，被视为与将要均衡的符号间干扰(ISI)长度有关的量，因此，要提供的FIR滤波器的数目需要等于或大于ISI长度。PR之ISI的这个长度对PR(111)是例如3。在抽
头系数将要由可选的自适应均衡算法更新的情况下，也有可能不使用乘法器131、...、136。
然而，考虑到二阶滤波器二阶项部分的抽头系数在收敛中所引起的其他延迟，还是期望包括乘法器131、...、136的结构。注意，利用图11和图12所示的电路结构，也有可能减少负责进行1位移位之乘法器的数目，或者不提供这些乘法器，事实上，并不存在性能退化的风险。

[0105] 利用图11所示信号处理装置10的电路结构，使图9的电路结构从图9的电路结构进一步简化，同时与图9相比计算量进一步减少。更具体地说，加法器27将FIR1到FIR5的输出加在一起之后，乘法器132、...、136将要执行的计算将由乘法器28执行，其输出由加法器29加入到加法器251的输出中，从而可以减少滤波器FIR1到FIR5中所需位数，同时
仅仅需要执行一次使计算结果加倍的1位移位操作。

[0106] 通过从开始就加倍各个抽头系数，由这种1位移位运算操作所表示的用于加倍的系数可以仅仅加入在抽头系数中。在使用自适应均衡算法更新抽头系数的情况下，加倍系数可以仅仅加入抽头系数或加入更新系数所用的步进增益参数中。在后一种情况下，如果利用对角线项的步进增益参数μ2，非对角线项的步进增益参数是2×μ2，就不需要加倍系数，并可以在各个FIR滤波器(FIR1到FIR5)中实施，结果不需要图9的乘法器132、...、136，从而进一步简化了电路结构。图12显示了这种情况的电路结构。在这种情况下，非对角线项抽头系数的更新速度提高了一倍，相当于非对角线项的抽头系数值加倍。

[0107] 利用信号处理装置10的上述实施例，对具有非线性畸变的输入信号进行非线性均衡时的乘法运算可以显著地减少，结果由LSI(大规模集成电路)实施时可以减少电路规模。另外，由DSP(数字信号处理器)和软件实施时可以减小计算量。

[0108] 图13显示了M1＝10时二阶Volterra滤波器线性部分的电路结构实例。二阶Volterra滤波器的线性部分包括配置为延迟输入信号x(k)的延迟电路301、...、309；配置为将延迟电路301、...、309输出的延迟后信号x(k-1)、...、x(k-9)分别乘以预置滤波器系(1)
数的乘法器311、...、3110；以及把311、...、3110的输出求和的加法器32。抽头系数h (i)(i＝0、...、9)可以是固定的抽头系数，也可以由任何适当的均衡算法更新。

[0109] 现在将介绍本发明的信号解码装置50的结构和操作，其中包括上述信号处理装置10作为非线性自适应均衡滤波器。

[0110] 在图14所示的信号解码装置50中，为了再现光盘40上记录的信号，来自光头51中所配备激光源的激光经由光学系统照射在光盘40上，并经由在光头51中配备的光学系
统由光接收器件接收从光盘返回的光，以便经历光电转换。来自光头51之中光接收元件的信号由RF(射频)放大器52放大，并由A/D(模拟/数字)转换器53量化。

[0111] 量化后的信号发送到DPLL(数字锁相环)电路54，然后它输出RF信号，相当于由此DPLL采用时钟同步采样所得到的信号。来自DPLL电路54的输出信号通过线性自适应
均衡滤波器55和非线性自适应均衡滤波器56，将经历自适应均衡处理，从其输出的信号由加法器57求和在一起。求和信号y(k)被发送到LMS(最小均方)误差检测单元58以及维
特比检测电路59。同时，线性自适应均衡滤波器55执行(13)式所示的二阶Volterra滤波
器线性部分的计算。非线性自适应均衡滤波器56执行二阶项部分的计算，其配置实例如图
9所示，及参考图9进行的介绍。

[0112] 当来自加法器57的信号被发送到LMS误差检测单元58时，检测与依照预定均衡系统的目标检测值的误差信号，并基于所检测的误差信号，更新二阶Volterra滤波器线性部分和二阶项部分的抽头系数。在LMS误差检测单元58之内检测输入代码串的方法是任
意的，以便可以采用通常的技术检测原始代码串，比如FDTS(固定延迟树搜索)阈值检测或维特比检测。确切地说，LMS误差检测单元58使其已经确认了的代码串与期望要被均衡的PR系数进行褶积，以产生临时决策PR信号d(k)，以便检测k时刻的目标临时决策PR信号
d(k)与k时刻来自加法器57的信号y(k)之间的误差信号e(k)(＝d(k)-y(k))。按照下
(1)
面(17)式更新滤波器线性部分下一个时刻点，即k+1时刻点的抽头系数h (k+1:i)：

[0113] h(1)(k+1:i)＝h(1)(k:i)+μ1·e(k)·x(k-i) (17)

[0114] 同时按照下面(18)式更新二阶滤波器二阶项部分下一个时刻点，即k+1时刻点的(2)抽头系数h (k+1:i1，i2)：

[0115] h(2)(k+1:i1，i2)＝h(2)(k:i1，i2)+μ2·e(k)·x(k-i1)·x(k-i2) (18)

[0116] 在(17)、(18)式中，μ1和μ2表示LMS算法的步进增益参数。更新后的抽头系数发送到线性自适应均衡滤波器55和非线性自适应均衡滤波器56。

[0117] 来自加法器57的信号由维特比解码电路59根据维特比算法解码，并由解调电路60利用记录中使用的调制方法的反向进行解调处理。解调得出的延迟数据被发送到误码检测电路61进行误码校正。

[0118] 图15和图16中显示了信号均衡的具体结果。图15显示了仅仅由线性自适应均衡滤波器55执行过均衡的实例，而图16显示了线性自适应均衡滤波器55和非线性自适应
均衡滤波器56都执行过均衡的实例。在这些实例中，使用的均衡系统都是PR(111)。在本实施例中，图14的信号解码装置50中的光盘重放信号由计算机上的数值计算模拟产生，并由相当于A/D转换器的程序采样。图14的数字部分由信号处理程序形成。在模拟波形中
产生15％的非对称。

[0119] 现在将显示和介绍对图14的DPLL电路54输出的均衡前数字数据利用SINC函数作为满足数字信号处理中采样定理的内插函数内插所得到的眼图，以及对依次对加法器57的输出进行了线性/非线性自适应均衡后所得到的数字数据利用上面的SINC函数内插所
得到的另一幅眼图。

[0120] 在仅仅使用线性自适应均衡滤波器55的情况下，即使在均衡之后，预均衡波形中产生的非线性特征，即15％的非对称也剩余为非线性均衡误差，且下部的眼保持压扁，正如对比图15(A)所示的DPLL电路54的输出即均衡前眼图与图15(B)所示的DPLL电路54的输出即均衡后眼图所显而易见。相反，当既使用了线性自适应均衡滤波器55又使用了非线性自适应均衡滤波器56时，均衡前波形中15％非对称所产生的非线性特征，通过非线性自适应均衡滤波器的功效得到了部分的改进，并在眼图的垂直方向上产生了对称性，正如对比图16(A)所示的DPLL电路54的输出即均衡前眼图与图16(B)所示均衡后眼图所显而易
见。

[0121] 因此，利用本发明的信号解码装置50，除了配置为执行常规线性自适应均衡滤的线性自适应均衡滤波器55之外，等价于上述信号处理装置10，通过提供非线性自适应均衡滤波器56，在再现光盘40上记录的信号时，可以有效地校正非线性畸变。确切地说，因为所需的乘法计算量可以显著小于常规方法，本非线性自适应均衡滤波器56易于实现。

[0122] 本发明不限于参考附图介绍的上述实施例，正如可能对本领域的技术人员显而易见，可以尝试众多的改变、替代等行为，而不脱离本权利要求书所定义的、本发明的范围。