具回授回转率控制的输出驱动器转让专利
申请号 : CN200510073211.9
文献号 : CN1805282B
文献日 : 2010-05-05
发明人 : 骆彦彬
申请人 : 晶豪科技股份有限公司
摘要 :
一种输出驱动器电路，包括主输出驱动器以及副输出驱动器，其中主输出驱动器以及副输出驱动器在一输出端上具有输出，且在一输入端上具有输入。而回转率控制电路被提供用以禁能副输出驱动器，以回应在该输出端上的信号。
权利要求 :
1.一种输出驱动器电路，其特征在于其包括：
一主输出驱动器；
一副输出驱动器，该主输出驱动器以及该副输出驱动器在一输出端上具有输出，在一输入端上具有输入；以及一回转率控制电路，用以禁能该副输出驱动器，以回应在该输出端上一信号；
其中该主输出驱动器包括：一第一上拉输出晶体管，耦接于一第一供应端以及该输出端之间，该第一上拉输出晶体管具有一控制端耦接至该输入端；以及一第一下拉输出晶体管，耦接于一第二供应端以及该输出端之间，该第一下拉输出晶体管具有一控制端耦接至该输入端；
其中该副输出驱动器包括：一第二上拉输出晶体管，耦接于该第一供应端以及该输出端之间，该第二上拉输出晶体管具有一控制端耦接至该输入端；以及一第二下拉输出晶体管，耦接于该第二供应端以及该输出端之间，该第二下拉输出晶体管具有一控制端耦接至该输入端；
其中该回转率控制电路包括：一第一回转率控制晶体管，耦接于该第二上拉输出晶体管以及该第一供应端之间，该第一回转率控制晶体管具有一控制端耦接至该输出端；以及一第二回转率控制晶体管，耦接于该第二下拉输出晶体管以及该第二供应端之间，该第二回转率控制晶体管具有一控制端耦接至该输出端。
2.根据权利要求1所述的输出驱动器电路，其特征在于其中所述的第一回转率控制晶体管包括一PMOS晶体管，且该第二回转率控制晶体管包括一NMOS晶体管。
3.根据权利要求1所述的输出驱动器电路，其特征在于其中所述的副输出驱动器具有比该主输出驱动器更强的驱动能力。
4.根据权利要求3所述的输出驱动器电路，其特征在于其中所述的第二上拉输出晶体管比该第一上拉输出晶体管大，且该第二下拉输出晶体管比该第一下拉输出晶体管大。
说明书 :
技术领域
本发明是有关于一种输出驱动器，且特别是有关于一种具回转率(slewrate)控制的输出驱动器。
背景技术
本申请案主张于2005年1月14日提出申请的美国临时性专利申请案第60/643,968号的优先权，该专利申请案的发明名称为“具回授回转率控制的输出驱动器”，且所揭露的内容完整结合于本说明书中。
在高速并列输入/输出(I/O)总线系统中，快速总线驱动器必须具有受控制的输出回转率，以确保好的信号完整性，即回转率被控制在某些条件下。控制回转率提供三个优点。第一，可以减少集成电路(IC)自我感应的Ldi/dt的切换杂讯(switching noise)。简单的说，在IC内会存在两个电感耦接至电压源与接地。切换电流(switching current)将引起内部能量反弹，即ΔVDD＝Ldi/dt。这种影响将增加输出时序抖动(jitter)并且降低信号完整性(signal integrity)。第二，藉由控制回转率，可以减低印刷电路板迹线(PCB traces)的传输线效应。反射就是一种因为电源或负载到传输线的阻抗不匹配所产生的传输线效应，在设计时需要被考虑以保留信号完整性。第三，控制回转率可以降低电磁干扰。
图1绘示为习知的不具回转率控制的互补式金氧半(CMOS)输出驱动器10的电路图。在一已知的实施例中，输出晶体管Mp1和Mn1被设计成高驱动电流能力，如此可用非常快速的回转率来打开。在这个习知电路的一实施例中，晶体管具有较低的驱动电流能力，即使用较小尺寸的晶体管，因此晶体管具有较低的回转率。不过，当驱动器的回转率控制失败时，将导致上述问题的发生。
一种习知的具回转率控制的输出驱动器，在Spurlin所拥有的美国专利第6,441,653号中被揭露。Spurlin提出一种具有直流回授电路的CMOS输出驱动器，该直流回授电路用以在输出电压转态进行时，改变驱动晶体管的输出阻抗。输出电压回转率藉由在转态期间限制输出驱动器晶体管的闸极电压而被控制。在此实施例中，回转率控制是藉由相当复杂的回授电路以及使用匹配电阻的电阻分压器(resistor divider)，在输出信号转态期间限制和控制输出晶体管闸极的驱动来达成的。
因此，需要一个改良的输出驱动器电路，其具有简单和合乎成本效益的回转率控制。
在高速并列输入/输出(I/O)总线系统中，快速总线驱动器必须具有受控制的输出回转率，以确保好的信号完整性，即回转率被控制在某些条件下。控制回转率提供三个优点。第一，可以减少集成电路(IC)自我感应的Ldi/dt的切换杂讯(switching noise)。简单的说，在IC内会存在两个电感耦接至电压源与接地。切换电流(switching current)将引起内部能量反弹，即ΔVDD＝Ldi/dt。这种影响将增加输出时序抖动(jitter)并且降低信号完整性(signal integrity)。第二，藉由控制回转率，可以减低印刷电路板迹线(PCB traces)的传输线效应。反射就是一种因为电源或负载到传输线的阻抗不匹配所产生的传输线效应，在设计时需要被考虑以保留信号完整性。第三，控制回转率可以降低电磁干扰。
图1绘示为习知的不具回转率控制的互补式金氧半(CMOS)输出驱动器10的电路图。在一已知的实施例中，输出晶体管Mp1和Mn1被设计成高驱动电流能力，如此可用非常快速的回转率来打开。在这个习知电路的一实施例中，晶体管具有较低的驱动电流能力，即使用较小尺寸的晶体管，因此晶体管具有较低的回转率。不过，当驱动器的回转率控制失败时，将导致上述问题的发生。
一种习知的具回转率控制的输出驱动器，在Spurlin所拥有的美国专利第6,441,653号中被揭露。Spurlin提出一种具有直流回授电路的CMOS输出驱动器，该直流回授电路用以在输出电压转态进行时，改变驱动晶体管的输出阻抗。输出电压回转率藉由在转态期间限制输出驱动器晶体管的闸极电压而被控制。在此实施例中，回转率控制是藉由相当复杂的回授电路以及使用匹配电阻的电阻分压器(resistor divider)，在输出信号转态期间限制和控制输出晶体管闸极的驱动来达成的。
因此，需要一个改良的输出驱动器电路，其具有简单和合乎成本效益的回转率控制。
发明内容
承上所述，本发明的目的就是在提供一种输出驱动器电路，利用简单并具成本效益的回转率控制，以确保好的信号完整性、较低的抖动以及降低电磁干扰。
本发明提出一种输出驱动器电路，此输出驱动器电路包括主输出驱动器以及副输出驱动器，其中主输出驱动器以及副输出驱动器在一输出端上具有输出，且在一输入端上具有输入.而回转率控制电路被提供用以禁能(disable)副输出驱动器，以回应该输出端上的信号.此主输出驱动器包括第一上拉输出晶体管以及一第一下拉输出晶体管.第一上拉输出晶体管耦接于第一供应端以及输出端之间，第一上拉输出晶体管具有一控制端耦接至该输入端；以及第一下拉输出晶体管耦接于第二供应端以及该输出端之间，第一下拉输出晶体管具有一控制端耦接至该输入端.此副输出驱动器包括第二上拉输出晶体管以及第二下拉输出晶体管.第二上拉输出晶体管耦接于第一供应端以及该输出端之间，第二上拉输出晶体管具有一控制端耦接至该输入端；以及第二下拉输出晶体管耦接于第二供应端以及该输出端之间，第二下拉输出晶体管具有一控制端耦接至该输入端.此回转率控制电路包括第一回转率控制晶体管以及第二回转率控制晶体.第一回转率控制晶体管耦接于第二上拉输出晶体管以及第一供应端之间，第一回转率控制晶体管具有一控制端耦接至该输出端；以及第二回转率控制晶体管耦接于第二下拉输出晶体管以及第二供应端之间，第二回转率控制晶体管具有一控制端耦接至该输出端.
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
本发明提出一种输出驱动器电路，此输出驱动器电路包括主输出驱动器以及副输出驱动器，其中主输出驱动器以及副输出驱动器在一输出端上具有输出，且在一输入端上具有输入.而回转率控制电路被提供用以禁能(disable)副输出驱动器，以回应该输出端上的信号.此主输出驱动器包括第一上拉输出晶体管以及一第一下拉输出晶体管.第一上拉输出晶体管耦接于第一供应端以及输出端之间，第一上拉输出晶体管具有一控制端耦接至该输入端；以及第一下拉输出晶体管耦接于第二供应端以及该输出端之间，第一下拉输出晶体管具有一控制端耦接至该输入端.此副输出驱动器包括第二上拉输出晶体管以及第二下拉输出晶体管.第二上拉输出晶体管耦接于第一供应端以及该输出端之间，第二上拉输出晶体管具有一控制端耦接至该输入端；以及第二下拉输出晶体管耦接于第二供应端以及该输出端之间，第二下拉输出晶体管具有一控制端耦接至该输入端.此回转率控制电路包括第一回转率控制晶体管以及第二回转率控制晶体.第一回转率控制晶体管耦接于第二上拉输出晶体管以及第一供应端之间，第一回转率控制晶体管具有一控制端耦接至该输出端；以及第二回转率控制晶体管耦接于第二下拉输出晶体管以及第二供应端之间，第二回转率控制晶体管具有一控制端耦接至该输出端.
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示为习知的输出驱动器的电路图。
图2为依照本发明较佳实施例所绘示的具回转率控制的输出驱动器的电路图。
图3绘示为图2输出驱动器电路与两种习知输出驱动器电路的下拉电流/电压(I/V)曲线的模拟图。
图4绘示为图2输出驱动器电路与两种习知输出驱动器电路的上拉电流/电压(I/V)曲线的模拟图。
图5绘示用来从图2输出驱动器电路与两种习知输出驱动器电路的模拟观察其上升与下降时间。
图6A～图6C绘示为从图2输出驱动器电路与两种习知输出驱动器电路的模拟所得到的驱动器的眼图。
图7A～图7C绘示为耦接至图2输出驱动器电路与两种习知输出驱动器电路的模拟负载上的输出的眼图。
5：集成电路 10、20：输出驱动器
22：反相器 24：第一供应端
26：第二供应端 Vi：输入节点
Vo：输出节点 Mn1、Mn2：下拉晶体管
Mp1、Mp2：上拉晶体管 Mna、Mpa：回转率控制晶体管
a：点a(表示正尖峰) b：点b(表示抖动)
c：点c(表示负尖峰)
图2为依照本发明较佳实施例所绘示的具回转率控制的输出驱动器的电路图。
图3绘示为图2输出驱动器电路与两种习知输出驱动器电路的下拉电流/电压(I/V)曲线的模拟图。
图4绘示为图2输出驱动器电路与两种习知输出驱动器电路的上拉电流/电压(I/V)曲线的模拟图。
图5绘示用来从图2输出驱动器电路与两种习知输出驱动器电路的模拟观察其上升与下降时间。
图6A～图6C绘示为从图2输出驱动器电路与两种习知输出驱动器电路的模拟所得到的驱动器的眼图。
图7A～图7C绘示为耦接至图2输出驱动器电路与两种习知输出驱动器电路的模拟负载上的输出的眼图。
5：集成电路 10、20：输出驱动器
22：反相器 24：第一供应端
26：第二供应端 Vi：输入节点
Vo：输出节点 Mn1、Mn2：下拉晶体管
Mp1、Mp2：上拉晶体管 Mna、Mpa：回转率控制晶体管
a：点a(表示正尖峰) b：点b(表示抖动)
c：点c(表示负尖峰)
具体实施方式
图2绘示为依照本发明概念的改良式CMOS输出驱动器20的电路图.输出驱动器20可以配置为集成电路5的一部分.输出驱动器20具有信号输入节点Vi、信号输出节点Vo、第一供应端24以及第二供应端26，其中第一供应端24耦接至供应电压VDD，第二供应端26耦接至接地.在一实施例中，输出驱动器20包括主输出驱动器、副输出驱动器以及回转率控制电路，每一部分在下文均有更详细的描述.如下所述，回转率控制电路有助于在输出接近稳态时减慢回转率(即减少可提供驱动输出的电流量).
主CMOS输出驱动器包括第一上拉P型金氧半(PMOS)晶体管Mp1以及第一下拉N型金氧半(NMOS)晶体管Mn1。这些晶体管中每个的控制端皆耦接至输入节点Vi，且可以选择设计成需经过各自对应的反相器22。第一上拉晶体管Mp1耦接于第一供应端24以及输出节点Vo之间。第一下拉晶体管Mn1耦接于输出节点Vo以及第二供应端26之间。
副CMOS输出驱动器包括第二上拉PMOS晶体管Mp2以及第二下拉NMOS晶体管Mn2。这些晶体管中每个的控制端也都耦接至输入节点Vi，且可以选择设计成经过各自对应的反相器22。第二上拉晶体管Mp2也耦接于第一供应端24以及输出节点Vo之间，但是通过如下述的回转率控制电路。同样地，第二下拉晶体管Mn2也耦接于第一供应端24以及输出节点Vo之间，但是通过回转率控制电路。
在一实施例中，回转率控制电路包括第一回转率控制晶体管Mpa以及第二回转率控制晶体管Mna，且每一晶体管皆具有控制端耦接至输出节点Vo，其中第一回转率控制晶体管Mpa为PMOS晶体管，第二回转率控制晶体管Mna为NMOS晶体管。第一回转率控制晶体管Mpa耦接于第一供应端24以及第二上拉晶体管Mp2之间，而第二回转率控制晶体管Mna耦接于第二供应端26以及第二下拉晶体管Mn2之间。
在一实施例中，主输出驱动器具有比副输出驱动器较弱的驱动能力。晶体管的宽度与通道长度决定了它们的电流饱和量(current carryingcapacity)。在VDD为2.5伏特(V)的情况下，示范的驱动器晶体管具有下列以微米(μm)为单位的几何尺寸(宽度/通道长度)：Mn1(80/0.25)；Mp1(240/0.25)；Mn2(160/0.25)；以及Mp2(480/0.25)。在这个实施例中，示范的回转率控制晶体管具有下列尺寸：Mna(640/0.25)；以及Mpa(1920/0.25)。如下所述，主输出驱动器在整个输出电压转态期间完全地打开。不过，在一部分的输出电压转态期间以及在稳态(即输出电压高(VDD)与低(0V)的状态)期间，副输出驱动器选择性地禁能以回应从电压输出Vo而来的回授信号。
假设Vi与Vo的初始状态皆为低状态(即0V或接地)，且第一回转率控制晶体管Mpa的闸源极电压(VGS)大于Mpa的临界电压(threshold voltage)Vtp。当Vi从低到高状态(即VDD)转态时，第一上拉晶体管Mp1以及第二上拉晶体管Mp2皆为″打开(on)″以拉升负载Vo。主输出驱动器一直为″打开″。当Vo小于VDD-Vtp时，因为第一回转率控制晶体管Mpa为″打开″，主输出驱动器与副输出驱动器皆操作以拉升负载。但是，当Vo上升到大于第一电压临界VDD-Vtp时，第一回转率控制晶体管Mpa关闭，因此禁能副输出驱动器的上拉晶体管Mp2，在之后以及在稳态期间只留下主输出驱动器的上拉晶体管Mp1以驱动负载。
相反地，假设Vi与Vo的初始状态皆为高状态(即VDD)，且第二回转率控制晶体管Mna的闸源极电压(VGS)大于Mpa的临界电压Vtn.当Vi从高到低状态(即接地)转态时，第一下拉晶体管Mn1以及第二下拉晶体管Mn2皆为″打开″以拉低负载Vo.主输出驱动器一直为″打开″.当Vo大于Vtn时，因为第二回转率控制晶体管Mna为″打开″，主输出驱动器与副输出驱动器皆操作以拉低负载.但是，当Vo下降到低于第二电压临界Vtn时，第二回转率控制晶体管Mna关闭，因此禁能副输出驱动器的第二下拉晶体管Mn2，在之后以及在稳态期间只留下主输出驱动器的第一下拉晶体管Mn1以驱动负载.
当Vo在下降缘小于Vtn以及在上升缘大于VDD-Vtp时，副输出驱动器将被禁能，其中副输出驱动器具有比主输出驱动器较强的驱动能力。这个机制减少输出驱动器的电流，并且也减少在电源(VDD)与接地上的切换电流。在驱动/切换电流上选择性的减少，可以降低自我感应的Ldi/dt切换杂讯以及电磁干扰。
此外，输出驱动器电路20在副输出驱动器禁能时的输出阻抗，比输出驱动器电路20在副输出驱动器致能(enable)时的输出阻抗大。阻抗转变可以从图3与图4的电流-电压(I-V)曲线观察到。输出阻抗即为1/(I-V曲线的斜率)。在稳态时，即I-V曲线原点附近，输出驱动器20比习知1与习知2具有更大的阻抗。因为副输出驱动器在稳态时(即当Vo为接地或为VDD时)被禁能，所以在稳态期间输出驱动器电路20的输出阻抗高。在习知技术的电路中，由于输出驱动器在资料转态期间消耗太多电流，此瞬间大的消耗电流会导致晶片上的电源电压扰动。而且，从晶片上的电源或接地连接到输出节点的阻抗若是太小的话，会因为电阻器/电感器/电容器电路的阻尼效应(damping effect)而导致较大的信号反弹。在稳态期间提供高输出阻抗可以帮助减少来自因晶片封装与打线的寄生电感和输出电容负载之间的信号反弹，以及传输线所造成的反射效应。
另外，副输出驱动器选择性的致能可以控制输出驱动器的回转率。副输出驱动器在输入由低到高以及由高到低的期间被致能以帮助驱动输出的转态，其中副输出驱动器具有比主输出驱动器较大的驱动能力。当转态接近稳态(即当输出电压大于VDD-Vtp或小于Vtn)以及在稳态时，副输出驱动器被禁能，因此降低提供到输出负载的过驱动(overdrive)电流。这也抑制输出的正尖峰(overshoot)或负尖峰(undershoot)电压，以减小装置接收输出信号而损坏的机率。
图3-图7绘示为使用SPICE模型模拟三种输出驱动器电路的模拟结果。第一个模拟的输出驱动器电路(在图中标示为″本发明″)是图2的输出驱动器电路20，且其晶体管尺寸即为上述提及的尺寸。另外，两个习知技术中不具回转率控制的输出驱动器电路也被测试。第一个习知输出驱动器电路(在图中标示为″习知1″)是图1的输出驱动器电路10。在此模拟过程中，这个输出驱动器电路使用具高驱动能力的晶体管。所以在此模拟过程中的Mn1与Mp1的尺寸如下：Mn1(240/0.25)；以及Mp1(720/0.25)。第二个习知输出驱动器电路(在图中标示为″习知2″)虽然架构与第一个习知输出驱动器电路相同，但是使用较低驱动能力的晶体管。所以，在此模拟过程中的Mn1与Mp1的尺寸如下：Mn1(160/0.25)；以及Mp1(480/0.25)。总而言之，这些模拟结果显示出本发明的输出驱动器电路20与习知1的输出驱动器电路10具有差不多的驱动能力，但是由于具有回转率控制，因此比习知1与习知2有更好的信号完整性。
图3与图4绘示分别为这些模拟的输出驱动器电路的″下拉″与″上拉″I/V曲线图。这些曲线图横座标为输出电压Vo，纵座标为输出电流，而且输出驱动器驱动模拟的50欧姆(Ω)、35微微秒(ps)延迟的传输线，且此传输线具有并联接地的30微微法拉(pf)电容器与500Ω电阻器。这些I/V曲线提供输出驱动能力以及输出阻抗转变的资讯。输出驱动器电路20与习知1几乎具有相同的驱动能力，但是在稳态时(即在I/V曲线原点或其附近)具有更大的阻抗。输出阻抗如上所述为1/(I/V曲线的斜率)。
图5用来显示这些模拟的输出驱动器电路的上升与下降时间.为了模拟的目的，将上升时间定义为在500mV到2V之间信号上升所需的时间，而下降时间则定义为在2V到500mV之间信号下降所需的时间，如此一来，相较于习知的两种电路，可以观察到输出驱动器电路20改进的情形.输出驱动器电路20的上升与下降时间分别约为367ps与330ps.习知1的输出驱动器电路的上升与下降时间分别约为412ps与373ps.习知2的输出驱动器电路的上升与下降时间分别约为468ps与499ps.
图6A、图6B与图6C绘示为这三种模拟的输出驱动器电路的眼图(eyediagram)。这些图显示出输出驱动器电路20的正尖峰与抖动比两种模拟的习知设计还要少。点a与点c的振幅分别为正尖峰与负尖峰。交叉点b的宽度则为抖动。输出驱动器电路20展现出较佳的(即较短的)正尖峰/负尖峰的振幅以及抖动宽度。
图7A、图7B与图7C绘示为耦接至这三种模拟的输出驱动器电路的模拟负载上的眼图，其中负载即模拟的30pf与和500Ω负载。这些图显示出输出驱动器电路20可以提供比习知1与习知2更加清楚的眼型样(eyepattern)。本质上，输出驱动器电路20可以提供系统负载较好的信号完整性。
综上所述，明显的看出改良式输出驱动器电路20因为具有回转率控制而有助于控制回转率，可以降低自我感应的Ldi/dt切换杂讯、印刷电路板(PCB)迹线的传输线效应以及电磁干扰。此外，相较于上述图1的习知驱动器电路，输出驱动器电路20在整个输出信号转态范围具有较快的回转率。
在一些实施例中，输出驱动器电路20可以应用在高速资料或时脉输出驱动器，例如资料总线I/O的应用、记忆体介面以及时脉分布的应用。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
主CMOS输出驱动器包括第一上拉P型金氧半(PMOS)晶体管Mp1以及第一下拉N型金氧半(NMOS)晶体管Mn1。这些晶体管中每个的控制端皆耦接至输入节点Vi，且可以选择设计成需经过各自对应的反相器22。第一上拉晶体管Mp1耦接于第一供应端24以及输出节点Vo之间。第一下拉晶体管Mn1耦接于输出节点Vo以及第二供应端26之间。
副CMOS输出驱动器包括第二上拉PMOS晶体管Mp2以及第二下拉NMOS晶体管Mn2。这些晶体管中每个的控制端也都耦接至输入节点Vi，且可以选择设计成经过各自对应的反相器22。第二上拉晶体管Mp2也耦接于第一供应端24以及输出节点Vo之间，但是通过如下述的回转率控制电路。同样地，第二下拉晶体管Mn2也耦接于第一供应端24以及输出节点Vo之间，但是通过回转率控制电路。
在一实施例中，回转率控制电路包括第一回转率控制晶体管Mpa以及第二回转率控制晶体管Mna，且每一晶体管皆具有控制端耦接至输出节点Vo，其中第一回转率控制晶体管Mpa为PMOS晶体管，第二回转率控制晶体管Mna为NMOS晶体管。第一回转率控制晶体管Mpa耦接于第一供应端24以及第二上拉晶体管Mp2之间，而第二回转率控制晶体管Mna耦接于第二供应端26以及第二下拉晶体管Mn2之间。
在一实施例中，主输出驱动器具有比副输出驱动器较弱的驱动能力。晶体管的宽度与通道长度决定了它们的电流饱和量(current carryingcapacity)。在VDD为2.5伏特(V)的情况下，示范的驱动器晶体管具有下列以微米(μm)为单位的几何尺寸(宽度/通道长度)：Mn1(80/0.25)；Mp1(240/0.25)；Mn2(160/0.25)；以及Mp2(480/0.25)。在这个实施例中，示范的回转率控制晶体管具有下列尺寸：Mna(640/0.25)；以及Mpa(1920/0.25)。如下所述，主输出驱动器在整个输出电压转态期间完全地打开。不过，在一部分的输出电压转态期间以及在稳态(即输出电压高(VDD)与低(0V)的状态)期间，副输出驱动器选择性地禁能以回应从电压输出Vo而来的回授信号。
假设Vi与Vo的初始状态皆为低状态(即0V或接地)，且第一回转率控制晶体管Mpa的闸源极电压(VGS)大于Mpa的临界电压(threshold voltage)Vtp。当Vi从低到高状态(即VDD)转态时，第一上拉晶体管Mp1以及第二上拉晶体管Mp2皆为″打开(on)″以拉升负载Vo。主输出驱动器一直为″打开″。当Vo小于VDD-Vtp时，因为第一回转率控制晶体管Mpa为″打开″，主输出驱动器与副输出驱动器皆操作以拉升负载。但是，当Vo上升到大于第一电压临界VDD-Vtp时，第一回转率控制晶体管Mpa关闭，因此禁能副输出驱动器的上拉晶体管Mp2，在之后以及在稳态期间只留下主输出驱动器的上拉晶体管Mp1以驱动负载。
相反地，假设Vi与Vo的初始状态皆为高状态(即VDD)，且第二回转率控制晶体管Mna的闸源极电压(VGS)大于Mpa的临界电压Vtn.当Vi从高到低状态(即接地)转态时，第一下拉晶体管Mn1以及第二下拉晶体管Mn2皆为″打开″以拉低负载Vo.主输出驱动器一直为″打开″.当Vo大于Vtn时，因为第二回转率控制晶体管Mna为″打开″，主输出驱动器与副输出驱动器皆操作以拉低负载.但是，当Vo下降到低于第二电压临界Vtn时，第二回转率控制晶体管Mna关闭，因此禁能副输出驱动器的第二下拉晶体管Mn2，在之后以及在稳态期间只留下主输出驱动器的第一下拉晶体管Mn1以驱动负载.
当Vo在下降缘小于Vtn以及在上升缘大于VDD-Vtp时，副输出驱动器将被禁能，其中副输出驱动器具有比主输出驱动器较强的驱动能力。这个机制减少输出驱动器的电流，并且也减少在电源(VDD)与接地上的切换电流。在驱动/切换电流上选择性的减少，可以降低自我感应的Ldi/dt切换杂讯以及电磁干扰。
此外，输出驱动器电路20在副输出驱动器禁能时的输出阻抗，比输出驱动器电路20在副输出驱动器致能(enable)时的输出阻抗大。阻抗转变可以从图3与图4的电流-电压(I-V)曲线观察到。输出阻抗即为1/(I-V曲线的斜率)。在稳态时，即I-V曲线原点附近，输出驱动器20比习知1与习知2具有更大的阻抗。因为副输出驱动器在稳态时(即当Vo为接地或为VDD时)被禁能，所以在稳态期间输出驱动器电路20的输出阻抗高。在习知技术的电路中，由于输出驱动器在资料转态期间消耗太多电流，此瞬间大的消耗电流会导致晶片上的电源电压扰动。而且，从晶片上的电源或接地连接到输出节点的阻抗若是太小的话，会因为电阻器/电感器/电容器电路的阻尼效应(damping effect)而导致较大的信号反弹。在稳态期间提供高输出阻抗可以帮助减少来自因晶片封装与打线的寄生电感和输出电容负载之间的信号反弹，以及传输线所造成的反射效应。
另外，副输出驱动器选择性的致能可以控制输出驱动器的回转率。副输出驱动器在输入由低到高以及由高到低的期间被致能以帮助驱动输出的转态，其中副输出驱动器具有比主输出驱动器较大的驱动能力。当转态接近稳态(即当输出电压大于VDD-Vtp或小于Vtn)以及在稳态时，副输出驱动器被禁能，因此降低提供到输出负载的过驱动(overdrive)电流。这也抑制输出的正尖峰(overshoot)或负尖峰(undershoot)电压，以减小装置接收输出信号而损坏的机率。
图3-图7绘示为使用SPICE模型模拟三种输出驱动器电路的模拟结果。第一个模拟的输出驱动器电路(在图中标示为″本发明″)是图2的输出驱动器电路20，且其晶体管尺寸即为上述提及的尺寸。另外，两个习知技术中不具回转率控制的输出驱动器电路也被测试。第一个习知输出驱动器电路(在图中标示为″习知1″)是图1的输出驱动器电路10。在此模拟过程中，这个输出驱动器电路使用具高驱动能力的晶体管。所以在此模拟过程中的Mn1与Mp1的尺寸如下：Mn1(240/0.25)；以及Mp1(720/0.25)。第二个习知输出驱动器电路(在图中标示为″习知2″)虽然架构与第一个习知输出驱动器电路相同，但是使用较低驱动能力的晶体管。所以，在此模拟过程中的Mn1与Mp1的尺寸如下：Mn1(160/0.25)；以及Mp1(480/0.25)。总而言之，这些模拟结果显示出本发明的输出驱动器电路20与习知1的输出驱动器电路10具有差不多的驱动能力，但是由于具有回转率控制，因此比习知1与习知2有更好的信号完整性。
图3与图4绘示分别为这些模拟的输出驱动器电路的″下拉″与″上拉″I/V曲线图。这些曲线图横座标为输出电压Vo，纵座标为输出电流，而且输出驱动器驱动模拟的50欧姆(Ω)、35微微秒(ps)延迟的传输线，且此传输线具有并联接地的30微微法拉(pf)电容器与500Ω电阻器。这些I/V曲线提供输出驱动能力以及输出阻抗转变的资讯。输出驱动器电路20与习知1几乎具有相同的驱动能力，但是在稳态时(即在I/V曲线原点或其附近)具有更大的阻抗。输出阻抗如上所述为1/(I/V曲线的斜率)。
图5用来显示这些模拟的输出驱动器电路的上升与下降时间.为了模拟的目的，将上升时间定义为在500mV到2V之间信号上升所需的时间，而下降时间则定义为在2V到500mV之间信号下降所需的时间，如此一来，相较于习知的两种电路，可以观察到输出驱动器电路20改进的情形.输出驱动器电路20的上升与下降时间分别约为367ps与330ps.习知1的输出驱动器电路的上升与下降时间分别约为412ps与373ps.习知2的输出驱动器电路的上升与下降时间分别约为468ps与499ps.
图6A、图6B与图6C绘示为这三种模拟的输出驱动器电路的眼图(eyediagram)。这些图显示出输出驱动器电路20的正尖峰与抖动比两种模拟的习知设计还要少。点a与点c的振幅分别为正尖峰与负尖峰。交叉点b的宽度则为抖动。输出驱动器电路20展现出较佳的(即较短的)正尖峰/负尖峰的振幅以及抖动宽度。
图7A、图7B与图7C绘示为耦接至这三种模拟的输出驱动器电路的模拟负载上的眼图，其中负载即模拟的30pf与和500Ω负载。这些图显示出输出驱动器电路20可以提供比习知1与习知2更加清楚的眼型样(eyepattern)。本质上，输出驱动器电路20可以提供系统负载较好的信号完整性。
综上所述，明显的看出改良式输出驱动器电路20因为具有回转率控制而有助于控制回转率，可以降低自我感应的Ldi/dt切换杂讯、印刷电路板(PCB)迹线的传输线效应以及电磁干扰。此外，相较于上述图1的习知驱动器电路，输出驱动器电路20在整个输出信号转态范围具有较快的回转率。
在一些实施例中，输出驱动器电路20可以应用在高速资料或时脉输出驱动器，例如资料总线I/O的应用、记忆体介面以及时脉分布的应用。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。