一种新型的抗噪声高速多米诺电路

摘要

本发明属于大规模数字集成电路技术领域，具体为一种新型的高速抗噪声多米诺数字逻辑电路。该电路利用一个窄脉冲发生器有效地控制动态点，使输出动态点在信号输入情况下被正常下拉，而在噪声干扰情况下保持原有电平，实现极强的抗噪声能力。同时，采用了多支下拉网络并联的结构，消除了电流竞争现象，电路可以在很高的频率下工作。

权利要求

1.一种抗噪声高速多米诺电路，其特征在于输出级主要包含一个窄脉冲发生器和输出动态点，输出动态点由窄脉冲发生器产生的窄脉冲发生器产生的窄脉冲驱动；该电路由窄脉冲发生器(200)、下拉网络(210)、第一预充电管(220)、第二预充电管(230)和放电管(210)经电路连接组成；其中，输出动态点(F)由窄脉冲发生器(200)驱动，窄脉发生器(200)由时钟Clock和下拉网络(210)的各分支点对应的动态点G1、G2…Gn控制；第一预充电管(220)用于在预充电阶段对下拉网络各分支进行充电；下拉网络各分支并联，下拉网络的分支与窄脉冲发生器(200)和输出动态点F串联。

2.根据权利要求1所述的多米诺电路，其特征在于所述下拉网络的分支为可扩展形式。

3.根据权利要求1所述的多米诺电路，其特征在于所述的下拉网络仅有一个分支，其窄脉冲发生器(200)由第一PMOS管(1)、第二PMOS管(2)、第三NMOS管(3)延时网络(11)组成，其中，时钟经过延时网络(11)的延时传至第三NMOS管(3)和第一PMOS管(1)的栅极；第一PMOS管(1)、第二PMOS管(2)串联；第二PMOS管(2)的漏极和第三NMOS管(3)的漏极接在一起，驱动输出动态点(F)的下拉管即第四NMOS管(4)；第二PMOS管(2)的栅极由动态点(G)驱动；输出动态点(F)构成如下：第五PMOS管(5)和第四NMOS管(4)串接在一点，中间的连接点即是输出动态点，其中，第五PMOS管(5)直接由时钟驱动，第四NMOS管(4)由第二PMOS管(2)和第三NMOS管(3)的公共漏极连接点驱动。

4.根据权利要求3所述的多米诺电路，其特征在于所述窄脉冲发生器中增加并联一个PMOS管(16)，即扩展成具有二分支下拉网络的电路；增加多个PMOS管，即扩展成多分支下拉网络的电路。

说明书

一种新型的抗噪声高速多米诺电路

技术领域

[0001] 本发明属于大规模数字集成电路技术领域，具体涉及一种可应用于动态逻辑电路的抗噪声高速多米诺电路。

背景技术

[0002] 动态CMOS逻辑是被广泛应用的一种逻辑形式，它是在互补CMOS逻辑的基础上为了提高电路的操作速度和减小复杂门电路的PMOS管串联数目而提出的。如图1所示是用互补CMOS实现的4输入或门电路，图2是其对应的“无脚晶体管”(footless)的动态CMOS门电路。互补CMOS门的操作是完全静态的，而动态CMOS的操作却是在时钟步调协调下工作的。CLOCK为低电平时，电路处于预充电阶段，动态点F被充电为高电平，这时输入无效，并且必须都设置为0电平；CLOCK开始被拉为高电平时，电路处于求值阶段，输入电平有效，动态点F根据输入电平组合或被拉低或保持原有电平。这是动态CMOS的基本工作过程。动态点后面连接的非门是为了正确级联而不至于产生误动作，即所谓的多米诺电路。但是必须看到，多米诺电路虽然大大增加了速度和减少了芯片面积，却有一个致命的弱点，并且这个弱点随着逻辑门的扇入数目的增加和集成度的提高变得越来越严重，就是其很弱的抗噪声能力。从图2可以看到，当输入噪声幅值大至下拉NMOS管的开关阈值时，动态点F的电荷就会被泄漏，而互补CMOS电路在适当设置好管子尺寸的情况下，其开关阈值可以达到VDD/2；另外，对于多扇入的动态或门，在工艺尺寸越来越小的情况下，由于亚阈值电流占工作电流的比值在不断增加，因此动态点F的电荷也可能被下拉网络的亚阈值电流泄漏掉。

[0003] 为了解决动态逻辑电路的抗噪声问题，国际学术界提出了很多的解决方案。如图3所示是一种被广泛应用的带KEEPER的动态逻辑门电路结构。它是依靠KEEPER对动态点F的电荷补偿来增加抗噪声能力的。在实现简单的逻辑门时这种结构可以提供很好的抗噪声能力[1]，但是对于复杂的门电路，如16输入、32输入的动态或门，在增加KEEPER尺寸时，这种简单的结构将导致严重的电流竞争现象，使电路的速度大大下降，功耗急剧增加。为此Atila Alvandpour等人提出了一种带智能KEEPER的电路结构[2]，如图4所示，这种结构有两个大小不同的KEEPER，PK2和PK1，在求值的初始阶段，PK2是无效的，PK1提供动态点在转变阶段一定的抗噪声能力，当求值完成后，如果动态点被下拉，PK2将保持关断状态；如果没有被下拉，PK2将导通，以给动态点提供更强的抗噪声能力。这种结构使到电路不会因为增加KEEPER(PK2)的尺寸而大大增加延时，因此提高了电路的性能。然而，由于在动态点电平转变阶段仍存在KEEPER，增大其尺寸必将影响速度，而减小尺寸又将影响抗噪声能力，速度与抗噪声的折中仍然存在。到目前为止还没有一种完全摒弃KEEPER结构的针对多输入动态门电路设计的电路结构和技术。

[0004] 本发明将提出一种完全没有KEEPER的适用于多输入动态门的电路结构。

发明内容

[0005] 本发明的目的在于提供一种用于动态逻辑电路的具有高抗噪声能力和高操作速度的多米诺电路。

[0006] 本发明提供的高抗噪声和高速多米诺电路，其下拉网络的动态点并不直接输出，而是由外加的输出级输出。在结构上，输出级主要包含一个窄脉冲发生器和输出动态点，输出动态点由窄脉冲发生器产生的窄脉冲驱动。输出动态点由于是完全由窄脉冲发生器驱动的，因此外部噪声要想影响它就必须通过窄脉冲发生器。然而窄脉冲发生器具有一定的噪声过虑功能，在信号输入时，窄脉冲发生器将产生具有正常幅值的窄脉冲，可以正常地驱动输出动态点；当外部的噪声输入时，窄脉冲发生器将产生幅值很小的窄脉冲，很难驱动输出动态点，输出动态点被很好地保护起来，因而具有很强的抗噪声能力。基于这样的原因，也可以将输出动态点叫做内部动态点。在操作速度上，由于摈弃了KEEPER的结构，电路中没有电流竞争现象的，因此速度大大提高。

[0007] 图5是以上发明内容的原理框图。其中200是窄脉冲发生器，F是输出动态点，210是下拉网络，220是预充电管，230和240分别是输出动态点的预充电管和放电管，G1、G2....Gn是各下拉网络分支对应的动态点。它们具体的连接关系是：动态点F由窄脉冲发生器200驱动，而窄脉冲发生器200由时钟CLOCK和下拉网络210各分支对应的动态点G1、G2....Gn控制；而预充电管220用于在预充电阶段对下拉网络各分支进行充电。各下拉网络各分支是一种并联关系，而下拉分支与窄脉冲发生器200和输出动态点F则是串联关系。
它们组成了本发明的基本结构。

[0008] 本发明除了引入了内部、外部动态点和脉冲发生器的概念外，在结构上还引入了减小动态点寄生电容的方法，就是将一个大的下拉网络分成2支、4支甚至8支的并联。图5已清楚地表达了这种概念。下拉网络存在很多分支，电路的输入很多时，就选择较多分支并联的结构，而输入较少时则用少分支并联甚至单分支的结构。由于在电路上的巧妙设计，以上所分析的多下拉分支并联的结构是完全可以自由扩展的，并不额外增加太多的管子。分支结构使寄生电容大大减小，因而电路有更高的速度；同时，由于分支结构还减小了最坏延时和最坏噪声情况下的延时的差距，使其抗噪声能力也进一步提高。

附图说明

[0009] 图1为4输入互补CMOS逻辑或门电路。

[0010] 图2为对应的动态CMOS或门电路。

[0011] 图3为普通的带KEEPER的多扇入动态电路。

[0012] 图4为带智能KEEPER的多扇入动态电路。

[0013] 图5为提出的带脉冲发生器输出级的电路结构总框图。

[0014] 图6为单支下拉网络的带窄脉冲输出级的电路图(图5特例)。

[0015] 图7为二支下拉网络并联的带窄脉冲输出级的电路图(图5特例)。

[0016] 图8为四支下拉网络并联的带窄脉冲输出级的电路图(图5特例)。

[0017] 图9为用图7实现的16输入动态或门的HSPICE模拟波形图。

[0018] 图10为用图7实现的16输入动态或门对应于不同输入电压幅值产生的窄脉冲波形图。

[0019] 图11为用图3、图6和图7实现的16输入动态或门的最坏延时比较，横坐标为各或门下拉网络晶体管的W/L比值。

[0020] 图12为用图3、图6和图7实现的32输入动态或门的抗噪声曲线。

[0021] 图中标号：210是下拉网络，220是预充电管，230和240分别是输出动态点的预充电管和放电管；PMOS管1、2为窄脉冲发生器的开关管，NMOS管3为窄脉冲发生器的放电管，NMOS管4为输出动态点的下拉管，PMOS管5、6为预充电管，10为下拉网络，11为延时元件，PMOS管16为下拉网络12对应的脉冲发生器的开关管，PMOS管15为下拉网络13对应的脉冲发生器的开关管，PMOS管17、18、19、20为四支并联下拉网络对应的脉冲发生器的开关管，虚线21、22为窄脉冲开始形成和到达最大值的时间点。

具体实施方式

[0022] 图1至图4已经在背景资料中做了简要说明。

[0023] 图5是根据工作原理提出的结构总框图，已在前面发明内容中做了详细阐述。图6是图5特例之一，即用单下拉网络(下拉网络只有一个分支)的结构实现的具体电路结构图。其中G是外部动态点，F是输出动态点，也就是内部动态点；窄脉冲发生器主要包括PMOS管1、2，NMOS管3和延时网络11；而10是下拉网络。它们的连接关系是：时钟经过延时网络11的延时传至NMOS管3和PMOS管1的栅极；PMOS管1、2串联；PMOS管2的漏极和NMOS管3的漏极接在一起，驱动输出动态点F的下拉管即NMOS管4；PMOS管2的栅极由动态点G驱动；输出动态点F的构成：PMOS管5和NMOS管4串接在一起，中间的连接点即是输出动态点，其中PMOS管5直接由时钟驱动，NMOS管4由PMOS管2与NMOS管3的公共漏极连接点驱动。具体的工作过程如下：CLOCK变为低电平时，即进入预充电阶段时，动态点G、F均被逐渐充电为高电平；同时，由于延时网络的延时，P点并没有进入低电平的状态，而是保持在前一个周期的高电平状态(经过一定的延迟时间才进入低电平状态)，因而U点被NMOS管3下拉为低电平。当CLOCK由稳定后的低电平又逐渐被拉为高电平时，电路进入求值阶段，由于相同的原因，P点将处于低电平的状态(经过一定的延迟时间才进入高电平状态)，此时PMOS管1被打开；这里需要注意的是，下拉网络10必须在CLOCK升高同时或近乎同时开始有效接收外部信号，若至少有一个输入为高电平，内部动态点F被下拉，PMOS管2导通，电源VDD开始经PMOS管1和2对U点充电，充电的时间取决于延时网络的设置，在高电平到达P点后，PMOS管1将关断，而NMOS管3将导通，U点寄生电容的电荷将被释放掉，电平回复为“0”。在这个过程中，在U点将产生一个瞬间的窄脉冲，并驱动输出动态点G，使其被下拉为“0”。假若下拉网络10的所有输入均为低电平，则PMOS管2将保持关断状态，U点将不会被充电，即不会产生窄脉冲。以上整个阶段的完成为一个完整的周期。

[0024] 图7和图8也是图5的特例，是分别用二支下拉网络并联和四支下拉网络并联的结构实现的带窄脉冲发生器的电路。其工作原理与图6是类似的，但是多个下拉分支使外部动态点的寄生电容减小，从而使最坏情况延时减小；同时由于最坏情况延时和最坏情况噪声的延时之间的差值也被减小了，所以其抗噪声能力更大。在16输入的或门设计中可以选用图7的二分支结构，而32输入的或门则选用图8四分支的结构更为合适。从这两个图中可以看出，从图6的单分支到图7、图8的多分支只要相应增加窄脉冲发生器的并联PMOS管就可以了，如PMOS管16和PMOS管18、19、20，在结构上具有非常好的可扩展性，可以根据门扇入的数目很自由地选择并联的分支，而不会增加太多的晶体管，这是本发明非常巧妙的地方。

[0025] 模拟和验证

[0026] 以上提出了本发明的具体电路结构，在这一部分将给出HSPICE模拟结果以验证以上原理并对其进行分析。模拟是在0.18μm/1.8V的CMOS工艺并在55℃的环境下进行的。如图9所示，是用图7实现的一个16输入多米诺动态或门的信号波形模拟结果。从模拟可以看出，每一个有效的输入(INPUT为高)都对应着一个窄脉冲(V(U))，并且两者的延时是很小的；内部动态点F点的电压V(F)被窄脉冲正常下拉为低电平。虚线21至虚线22之间的时间间隔为第二个窄脉冲产生的充电时间，从这个时间间隔的CLOCK和V(P)信号来看，在CLOCK刚进入高电平时，P点的电平V(P)确实还是处于低电平的。而同样，CLOCK刚进入低电平时，V(P)也还是处于高电平的。图10给出了用图7实现的16输入或门产生的窄脉冲的波形图，可以看到，当输入信号从1.8V不断减小为534mV时，窄脉冲将以更大的幅度减小至NMOS管的阈值电压，也就是360mV，验证了脉冲发生器的噪声过虑功能。这两个模拟结果很好地验证了原理的可行性和正确性。

[0027] 另外，在前面提出原理和具体实施方法时，曾指出本发明与很多文献所提出的电路相比具有更好的抗噪声能力和更快的速度，图11和图12的HSPICE模拟结果验证了这一点。图11是用图6、图7实现的16输入动态或门电路和用图3实现的分别带不同大小KEEPER的16输入的动态或门的最坏延时的比较。KEEPER的宽长已经标在了图上。多输入动态或门的最坏延时发生在只有一个并联晶体管导通的情况下，由图11可知，由于消除了竞争现象，本发明提出的电路结构的最坏延时是很小的，而采用多支下拉网络并联的结构使最坏延时变得更小。图12是以上各或门在将扇入增加到32bit时在最坏噪声情况下的抗噪声曲线[3]。所谓抗噪声曲线是一组噪声幅值相对于噪声时间宽度的曲线，在曲线以上的区域代表的是对电路危险的噪声值，而以下的区域代表的是安全的噪声值，抗噪声曲线与横坐标和纵坐标所占的面积越大就表示其抗噪声能力越强。从图上可以看出，本发明所提出的电路技术具有很强的抗噪声能力，双支下拉网络的电路比单支下拉网络的电路具有更好的抗噪声能力，由此验证了前面所提出的结论和分析结果。

[0028] 参考文献

[0029] [1]Li Ding，et al.“On Circuit Techniques to Improve Noise Immunity of CMOS DynamicLogic”，IEEE Trans.VLSI Syst.，vol.12，pp.910-924，September 2004.[0030] [2]Atila Alvandpour，et al.“A Sub-130-nm Conditional Keeper Technique”，IEEE J.Solid-StateCircuits，vol.37，pp.633-638，May 2002.

[0031] [3]G.A.Katopis，“Delta-I noise specification for a high-performance computing machine”，Proc.IEEE，vol.73，pp.1405-1415，Sept.1985.