在半导体衬底上溅射保护涂层的方法

摘要

在半导体衬底上淀积含硅或金属材料的保护涂层的方法包括在等离子处理室中在半导体衬底上溅射来自电极的这种材料。可以被淀积在涂覆低k材料的多层掩模上和/或低k材料上。可以在双镶嵌工序中使用该方法，以保护掩模和提高刻蚀选择率，以在刻蚀剂剥离工序过程中保护低k材料受碳耗尽影响，和/或防止低k材料吸收湿汽。

权利要求

1.一种用双镶嵌工艺在半导体衬底上淀积含硅材料的保护涂层的方法，该方法包括：在电容地耦合的等离子处理室中提供半导体衬底，该等离子处理室包括含硅材料的第一电极，还包括第二电极，该半导体衬底包括低k介质层和多层掩模，该多层掩模包括在该低k介质层上的构图的顶部成像层；

将第一工艺气体提供到等离子处理室中；以及将第一工艺气体激励为等离子态并溅射来自第一电极的含硅材料，以及在成像层上形成溅射材料的保护涂层，基本上不刻蚀半导体衬底。

2.根据权利要求1的方法，其中含硅的材料是掺杂的硅、未掺杂硅或碳化硅。

3.根据权利要求1的方法，其中通过以下任意一种方法，将第一工艺气体激励为等离子态：(i)使第一电极接地，和在两个不同的频率下施加高达1000W功率到第二电极，两个不同的频率包括小于10MHz的第一频率和大于12MHz的第二频率；或(ii)在第一频率下施加至少100W功率到第一电极和在第二频率下施加功率到第二电极。

4.根据权利要求3的方法，其中：

当半导体衬底被支撑在等离子处理室中时，第一电极是上电极，具有面对半导体衬底上表面的底表面，以及第二电极是其上支撑半导体衬底的静电卡盘；

对于(i)，等离子处理室的第一电接地表面的面积与半导体衬底上表面的面积比小于

5；以及

对于(ii)，等离子处理室的第二电接地表面的面积与第一电极底表面的面积比小于

5。

5.根据权利要求1的方法，其中：

第一工艺气体包括H2和惰性气体；

H2以比惰性气体更低的流速被提供到等离子处理室中；以及等离子处理室处于10mT至300mT的压力下。

6.根据权利要求1的方法，其中成像层由具有193nm曝光波长的光致抗蚀剂材料构成，掩模包括低k介质层上的由具有248nm或365nm曝光波长的材料构成的底层和在底层和成像层之间抗反射涂层材料的中间层。

7.根据权利要求1的方法，还包括，在成像层上形成保护涂层之后：将第二工艺气体提供到等离子处理室中；以及将第二工艺气体激励为等离子态并通过掩膜刻蚀开口，其中保护涂层增加成像层相对于成像层下面的至少一个掩模层的刻蚀选择率。

8.根据权利要求1的方法，还包括，在等离子处理室中提供半导体衬底之前或之后：将清洗气体提供到等离子处理室中；以及

将清洗气体激励为等离子态并从第一电极溅射杂质。

9.一种用双镶嵌工艺在半导体衬底上淀积含硅材料的保护涂层的方法，该方法包括：在电容地耦合的等离子处理室中提供半导体衬底，该等离子处理室包括含硅材料的第一电极，还包括第二电极，该半导体衬底包括构图的低k介质层和低k介质层上构图的多层掩模；

将第一工艺气体提供到等离子处理室中；以及将第一工艺气体激励为等离子态并溅射来自第一电极的含硅材料，以及在低-k介质层中的部件的侧壁上形成溅射材料的保护涂层，基本上不刻蚀半导体衬底。

10.根据权利要求9的方法，其中含硅的材料是未渗杂硅、掺杂的硅或碳化硅。

11.根据权利要求9的方法，其中通过下面任意一种方法，将第一工艺气体激励为等离子态：(i)使第一电极接地，和在两个不同的频率下施加高达1000W功率到第二电极，两个不同的频率包括小于10MHz的第一频率和大于12MHz的第二频率；或(ii)在第一频率下施加至少100W功率到第一电极和在第二频率下施加功率到第二电极。

12.根据权利要求11的方法，其中：

当半导体衬底被支撑在等离子处理室中时，第一电极是上电极，具有面对半导体衬底上表面的底表面，以及第二电极是其上支撑半导体衬底的静电卡盘；

对于(i)，等离子处理室的第一电接地表面的面积与半导体衬底的上表面的面积比小于5；以及对于(ii)，等离子处理室的第二电接地表面的面积与第一电极的底表面的面积比小于

5。

13.根据权利要求9的方法，其中：

第一工艺气体包括H2和惰性气体；

H2以比惰性气体更低的流速被提供到等离子处理室中；以及等离子处理室处于10mT至300mT的压力下。

14.根据权利要求9的方法，还包括，在低k材料上形成保护涂层之后：将第二工艺气体提供到等离子处理室中或不同的等离子处理室中；以及将第二工艺气体激励为等离子态并从半导体衬底剥离多层掩模，其中低k介质材料包含碳，在从半导体衬底剥离多层掩模的过程中保护涂层减小低k介质层的碳耗尽。

15.根据权利要求14的方法，其中第二工艺气体包含氧气，含硅材料被淀积在半导体衬底上，且在掩模的剥离过程中变为氧化硅。

16.根据权利要求9的方法，还包括，在等离子处理室提供半导体衬底之前或之后：将清洗气体提供到等离子处理室中；以及

将清洗气体激励为等离子态并从第一电极溅射杂质。

说明书

在半导体衬底上溅射保护涂层的方法

背景技术

[0001] 半导体器件由在半导体晶片上制造的多层结构制成。该多层结构可以包括金属互连线之间的介质材料。在大规模集成电路(VLSI)和超大规模集成(ULSI)电路中，在半导体器件中金属互连线和通孔提供集成电路的互连。在双镶嵌工序中，介质层可以被构图有用于导电线和通孔的开口。开口填充有金属和提供用于集成电路的互连。该双镶嵌工序还用来在多层衬底的绝缘层中形成金属的多层导电线路，在该多层衬底上安装半导体器件。

[0002] 随着更快的器件速度的需求继续增加，具有低介电常数的介质材料，即，″低-k″介质材料，正被使用。按照RC(电阻/电容)延迟可以表示互连结构的速度。低k材料减少金属间电容和因此可以减小延迟和被提供用于更快的器件。

发明内容

[0003] 提供在双镶嵌工序中在半导体衬底上淀积保护涂层的方法。该方法在半导体处理设备的电容地耦合的等离子处理室中执行。等离子处理室包括由溅射材料制成的电极，以至在等离子处理室中在半导体衬底上形成保护涂层。

[0004] 按照第一优选实施例，淀积保护涂层的方法包括在等离子处理室中提供包括低k介质层和掩模的半导体衬底，该掩模包括低k介质层上的构图的顶部成像层。在等离子处理室中制造等离子。依靠电极的成分，等离子溅射来自电极的含硅材料或金属材料，以致在成像层上形成溅射的材料的保护涂层，最好没有充分地刻蚀半导体衬底。

[0005] 按照第二优选实施例，淀积保护涂层的方法包括在等离子处理室中提供低k介质层和覆盖掩模的半导体衬底。在等离子处理室中制造等离子，等离子溅射来自电极的含硅材料或金属材料，以致在低k介质层的侧壁上形成溅射材料的保护涂层，最好没有充分地刻蚀半导体衬底。当从半导体衬底剥离掩模时，该保护涂层可以保护低k介质层的侧壁。

[0006] 按照第三优选实施例，淀积保护涂层的方法包括在等离子处理室中提供包括构图的低k介质层的半导体衬底。在等离子处理室中制造等离子，等离子溅射来自第一电极的含硅材料或金属材料，以致在低k介质层的侧壁上形成溅射材料的保护涂层，最好为没有充分地刻蚀半导体衬底。

[0007] 按照第四优选实施例，淀积保护涂层的方法包括在等离子处理室中提供半导体衬底，该半导体衬底包括低k介质层和包括低k介质层上构图的顶部成像层的可选光掩模。在等离子处理室中制造等离子并等离子溅射来自第一电极的含硅材料或金属材料，以致(i)在低k介质材料或(ii)任选的成像层上形成溅射材料的保护涂层，最好为没有充分地刻蚀半导体衬底。

附图说明

[0008] 图1说明电容地耦合的等离子处理室的示例性实施例，该处理室可以用于在半导体衬底上淀积保护涂层的方法的实际实施例。

[0009] 图2A-2C说明在半导体衬底的掩模的成像层上淀积保护涂层的方法的第一实施例。

[0010] 图3A-3B说明在剥离覆盖掩模之前在半导体衬底的低k介质层的侧壁上淀积保护涂层的方法的第二实施例。

[0011] 图4A-4B说明在剥离覆盖掩模之后在半导体衬底的低k介质层的侧壁上淀积保护涂层的方法的第三实施例。

具体实施方式

[0012] 通过减小器件尺寸已经改善了半导体器件的性能。由等式给出可以解出最小临界尺寸R即R＝kλ/NA，其中k是工艺常数，λ是曝光波长，NA是曝光工具的数值孔径。为了获得更精细的图形分辨率和更小的器件尺寸，将较短曝光波长λ用于光刻法。已经配制了不同的光致抗蚀剂材料用于不同的曝光波长。

[0013] 较薄的光致抗蚀剂薄膜可以有助于减少k，并因此减少R。可是，例如，较薄的光致抗蚀剂薄膜相对于平面化和薄膜厚度不均匀性带来困难。

[0014] 在双镶嵌工序中，可以使用多层刻蚀剂结构用于在下面的低k材料中构图部件。多层刻蚀剂结构可以包括，比如顶部成像层和一个或多个底下的掩模层。该成像层暴露于光，成像层的暴露部分被显影，然后被除去，以构图成像层。

[0015] 在多层光致抗蚀剂结构中，相对于下面的掩模层最好其顶端部成像层具有高刻蚀选择率，以致在刻蚀期间成像层中图形可以被转移到下面的层。较厚的下掩模层比成像层更坚固和更有抗蚀性并可以是非感光的。

[0016] 可以通过不同的方法增加成像层相对于下面的掩模层的刻蚀选择率。例如，多层层叠的成像层可以包括小百分比的硅以在氧等离子中形成抗刻蚀氧化物。可是，增加成像层的硅含量来提高它的刻蚀选择率可能降低图像性能。

[0017] 用于增加成像层相对于下面的掩模层的刻蚀选择率的另一个方法是淀积碳氟或含氢碳烃聚合材料以保护掩模层。可是，在等离子刻蚀和/或剥离工序期间，聚合体可以与下面的薄膜反应并导致图案侧壁的刻蚀。此外，聚合体可以被淀积在等离子处理室的露出表面上。这种聚合体淀积可能污染和/或不利地改变在等离子处理室中执行的干法刻蚀工序。

[0018] 利用构图的光致抗蚀剂刻蚀低k介电材料后，同样已经决定在除去过程期间在双镶嵌工序中从下面的低k介电材料中除去光致抗蚀剂，从剥离工艺气体产生的等离子(比如含氧的刻蚀气体混合物)可以刻蚀低k介电材料的侧壁和耗尽所刻蚀侧壁区中碳水平。因此，介电材料的K值在碳耗尽区中变化。

[0019] 同样已经决定，已经从下面的低k介电材料中除去光致抗蚀剂后，低k介电材料可以吸收水气和不利地受老化影响。

[0020] 根据在多层光致抗蚀剂结构中希望成像层相对于下面的掩模层具有高刻蚀选择率，以及在抗蚀剂剥离过程期间和在剥离工序之后的水气(水)吸附过程中更好地保护下面的低k材料免于碳耗尽，提供在多层光致抗蚀剂上和在低k介电材料上淀积保护涂层的方法。保护涂层具有一种成分和有效的厚度以保护覆盖等离子刻蚀的材料。

[0021] 按照第一优选实施例的方法包括在等离子处理室中在多层光致抗蚀剂叠层的构图成像层上形成包含硅材料的保护涂层或金属材料的保护涂层。该保护涂层优选增加成像层相对于叠层中其他层的刻蚀选择率。

[0022] 按照第二优选实施例的方法包括在等离子处理室中构图的低k介电材料的侧壁上形成包含硅材料的保护涂层或金属材料的保护涂层。保护涂层优选减小和更优选使从半导体衬底中剥离覆盖掩模期间对低k介电材料造成的损害减到最小。

[0023] 按照第三优选实施例的方法，包括从该半导体衬底中剥离掩模后在低k介电材料上形成包含硅材料的保护涂层或金属材料的保护涂层。当介电材料暴露于包含水气的大气时，通过低k介电材料保护涂层更好地减少和更好地减到最少所吸收水气。因此，保护涂层可以更好地使低k介电材料的老化减到最少。

[0024] 在另一个最优方案中，在双镶嵌加工期间可以执行第一、第二和第三最优方案的两个或全部方案以在等离子处理期间在光致抗蚀剂和低k介电材料上形成保护涂层。

[0025] 在多层掩模上和/或在低k介电材料上形成包含硅材料或金属材料的保护涂层的方法的优选实施例包括从电极中和在半导体衬底的光致抗蚀剂和/或低k介电材料上溅射含硅材料或金属材料。在电容地耦合的(capacitively-coupled)等离子处理设备中在双镶嵌工序中执行该方法。基本上没有、优选地没有任何半导体衬底的刻蚀较好实现溅射。

[0026] 图1说明示例性的等离子处理设备100，可以使用该装置来在半导体衬底上实践淀积含硅材料或金属材料的保护涂层的方法的最优方案。等离子处理设备100包括电容地耦合的等离子处理室102，该室可以产生浓度平均的等离子。等离子处理室102包括室壁103。为了提供接地的电通路，室壁103可以由铝等组成和导电接地。等离子处理室102包括室壁103中提供的晶片传递槽118以将半导体衬底传送进和传送出等离子处理室102。

[0027] 等离子处理室102包括具有底表面108的上电极104。上电极104可以是包括用于将工艺气体散布到等离子处理室中的气体通道的喷头电极。在这种实施例中，设备100包括用于将工艺气体供给到上电极104的气体源(未示出)。最好通过RF电源106经过匹配网络为上电极104供电。在另一个实施例中，上电极104可以接地，用于为由等离子处理室102的下电极所供给的电力提供返回通路，如下所述。

[0028] 在图1示出的设备100的实施例中，在上电极104和诸如在衬底支架111上支撑的例如半导体晶片的半导体衬底10之间的RF感应的等离子区中把工艺气体供给到等离子处理室102。衬底支架111最好包括静电卡盘114，该卡盘通过静电夹持力在衬底支架上固定半导体衬底10。静电卡盘114用做下电极和通过RF电源116(一般经过匹配网络)更好地偏置。静电卡盘114的上表面115最好具有与半导体衬底10近似同样的直径。

[0029] 采用泵(未示出)保持等离子处理室102内部要求的真空度。泵通常在箭110表示的方向上抽取气体。

[0030] 图2A描述了示例性的半导体衬底10，可以通过淀积包含硅材料或金属材料的保护涂层的方法的最优方案可以处理该衬底。半导体衬底10包括基底材料12，基底材料12上的低k介质层14和低k介质层14上的多层掩模15。半导体衬底10可以随意地包括一个或多个附加层，比如低k介质层14和掩模层15之间的顶层，和/或低k介质层14和基底材料12之间的一个或多个层比如SiC、SiN或TEOS/SiC的阻挡层或停止层。

[0031] 基底材料12可以是比如单晶硅晶片。

[0032] 低k介质层14可以是任何适当的有机或无机低k介电材料。可以用来形成低k介质层14的示例性低k介质材料包括来自Novellus系统公司的“Coral”、来自Applied材料公司的″黑金刚石″、来自Dow化学公司的“Silk”，来自ASM国际的“Aurora”；多孔材料包括比如气凝胶和干凝胶、纳米玻璃等等。低k介电材料最好具有约3.5以下k值、最好为约3以下。

[0033] 掩模15可以包括各种多层叠层。图2A示出的掩模的实施例包括顶部成像层20、最好为防反射涂层(BARC)的中间层18和底层16。这些层可以具有适当的成分和厚度。例如，成像层20可以具有适于193nm(即ArF激光)曝光照射的成分，底层16可以是具有
248nm(即KrF激光)或365nm(即i-line)曝光照射的成分的光致抗蚀剂。比如，成像层
20可以具有最多大约100nm的厚度。比如，底层16可以具有最多大约200nm的厚度。可以用于掩模15的其他示例性叠层如下：ArF成像层/薄的氧化物/KrF光致抗蚀剂、ArF成像层/无定形碳、ArF成像层/薄的氧化物/无定形碳、和ArF成像层/i-line光致抗蚀剂。

[0034] 图2B示出了被构图之后的成像层20，包括被侧壁24限定的开口22(仅仅示出了一个开口22)。构图的成像层20用作掩模，用于刻蚀穿过多层掩模15的中间层18和底层16。

[0035] 如图2C所示，根据第一优选实施例的方法包括，在构图的成像层20上淀积含硅材料或金属材料的保护涂层26。保护涂层26优选有效地增加成像层20相对于掩模15下面材料的刻蚀选择率。结果，在穿过中间层18和底层16的开口28的等离子刻蚀过程中和穿过低k介质层14的开口30的等离子刻蚀过程中，优选保持成像层20中形成的开口22的图形。

[0036] 在该实施例中，从电容地耦合的等离子处理室的上电极，在成像层20上溅射含硅材料或金属材料的保护涂层26，如图1所示的等离子处理室102的上电极104。溅射的保护涂层26的成分由上电极104的成分决定。例如，上电极104可以由未掺杂硅(例如，单晶硅)、掺杂的硅(例如，硼-或磷-掺杂的硅)或碳化硅构成。在其他实施例中，上电极104可以由金属材料如TiN、TaN等构成。典型地，保护涂层26可以具有至少约50nm的厚度，如高达约200nm，以提供对被涂层覆盖的表面的保护。

[0037] 对于在此称为“底部馈送”实施例的实施例，优选在第一低频和第二高频下将电源施加到下电极(例如，静电卡盘114)，同时上电极104优选接地或提供用于下电极的返回通路。在包括约小于10MHz的第一低频(更优选约小于5MHz)和约大于12MHz的第二高频(更优选超过约20MHz)的两种不同频率下，将最多约1000W，更优选高达约500W的功率级别施加到静电卡盘114。通过在这些功率和频率条件下为静电卡盘114供电，在上电极104处产生比静电卡盘114更高的电位。结果，从上电极104溅射含硅材料或金属材料，而半导体衬底10优选基本上不被等离子刻蚀，更优选根本不被刻蚀。

[0038] 在此称作“顶部馈送”实施例的实施例中，可以在选择的频率下将至少约100W功率施加到上电极104，同时在不同的频率下将功率施加到ESC 114。对于施加到上电极104的功率的频率范围没有特别限制。

[0039] 在共同转让的美国专利号6,391,787中描述了双频率等离子反应器的细节，在此将其全部引入作为参考。

[0040] 如图1所示，上电极104的底表面108面对支撑在静电卡盘114的上表面115上的半导体衬底10的上表面113。如图所示，半导体衬底10可以典型地具有一直径(例如，200mm或300mm)，该直径基本上对应于静电卡盘114的上表面115的直径。

[0041] 对于在两个不同频率下将功率施加到静电卡盘114，同时上电极104被接地或提供用于下电极的返回通路的底部馈送实施例，电接地表面的面积与半导体衬底10的上表面113(或当它具有基本上等于半导体衬底10的上表面113的面积的面积时，静电卡盘114的上表面115)的面积比优选约小于5。(i)当等离子被限制在上电极104和底电极之间时，电接地表面是上电极104的底表面108，或(ii)当等离子延伸至室壁103时，电接地表面是上电极104的底表面108以及也是室壁103的表面面积。例如，当等离子被限制在上电极104和底电极之间时，上电极104的底表面108优选具有大于半导体衬底12的上表面113面积高达五倍的面积。

[0042] 对于为上电极104供电的顶部馈送实施例，电接地面积(即，室壁103的面积)与上电极104底表面108的面积比优选约小于5。

[0043] 通过在顶部馈送和底部馈送实施例中使用上述面积比，可以实现来自上电极104的含硅或金属材料的溅射，基本上不刻蚀、或更优选根本不刻蚀半导体衬底12。

[0044] 产生用于溅射来自上电极104的含硅或金属材料的等离子的工艺气体包括H2和惰性气体的混合物。惰性气体可以是Ar、He、Ne、Xe等的一种或多种。H2和惰性气体的每个的流速取决于如室的尺寸和半导体衬底直径的因数，以及优选在约50sccm至约1000sccm的范围内。优选，H2的流速不大于，以及更优选小于隋性气体的流速，如H2：惰性气体比率约0.5∶1至小于1∶1。否则，可能不发生保护涂层材料(例如来自上电极104的硅)的溅射。在溅射工序过程中，等离子处理室优选在约10mT至约300mT的压力下。根据底部馈送实施例的用于溅射保护材料如来自硅上电极的硅的示例性工艺条件如下：约200mT的室压力/约2MHz至约12MHz低频功率/约12MHz至约27MHz高频功率/约200W施加到底电极/约150至约300sccmH2/约300sccm氩气。

[0045] 在成像层20上淀积了含硅材料或金属材料的保护涂层26之后，如图2C所示，可以使用由含氧的等离子如O2/N2、O2/H2O、O2/N2/CF4或O2/N2/H2O气体混合物产生的等离子穿过中间层18和底层16刻蚀开口28。在使用这种气体混合物刻蚀开口28的过程中，Si的保护涂层26可以变为SiO2，SiO2相对于中间层18和底层16可以提供更高的刻蚀速率选择率。

[0046] 可以使用由任意适合的刻蚀气体混合物刻蚀穿过低k介质层14(和任选的顶层)的开口30，如含碳氟化合物(由CxFy表示，其中x＞0和y＞0)和含氢氟烃(由CxHyFz表示，其中x＞0，y＞0和z＞0)，例如，CF4、CHF3、C4F6和C4F8的气体混合物及包括隋性载体气体的其他气体。

[0047] 图3A和3B中图示了根据第二优选实施例的工序。图3A示出了在低k介质层14中刻蚀开口30之后的半导体衬底10。如图3B所示，在低k介质层14的侧壁32上从上电极溅射含硅材料或金属材料的保护涂层26。如图所示，也可以在成像层20的上表面上和在中间层18和底层16的侧壁上淀积溅射的含硅或金属材料。在形成保护涂层26之后，然后从半导体衬底10剥离多层抗蚀剂，优选使用氧等离子，以产生图4A所示的结构。在抗蚀剂剥离工序过程中，保护涂层26有利地减小，以及优选使低k介质层14的侧壁32的刻蚀和对低k介质层14的侧壁32造成的损坏最小。抗蚀剂剥离工序可以在等离子处理室102中执行。或者，可以从等离子处理室102除去半导体衬底10，以及可以在不同的等离子处理室中，如专用的剥离室中执行抗蚀剂剥离工序。

[0048] 在图4A和4B中图示了根据第三优选实施例的工序。如图4B所示，在从半导体衬底10剥离多层掩模之后，在低k介质层14的上表面34和侧壁32上淀积含硅材料或金属材料的保护涂层26。保护涂层26使通过低k介质层14的潮气吸收减小，优选使其最小化。

[0049] 如上所述，根据优选实施例的双镶嵌工序可以包括上述图2A-2C、3A-3B和4A-4B描述的上述方法的任意一个或两个或三个。在优选实施例中，双镶嵌工序包括这些优选实施例的每一个，以在等离子处理过程中保护光致抗蚀剂和低k介质材料。

[0050] 除在半导体衬底的表面提供含硅材料或金属材料的保护涂层之外，根据另一优选实施例，在电容地耦合的等离子处理室可以使用顶部馈送或底部馈送功率和频率条件，如图1所示的等离子处理室102，以从上电极溅射材料，由此清洗该电极和提供稳定的刻蚀处理。用于产生清洗上电极的等离子的清洗气体与用于产生溅射来自电极的材料以在半导体衬底上产生保护涂层的等离子的气体混合物相比可以是相同的气体混合物或不同的气体混合物。在这种实施例中，可以在处理室中在半导体衬底上淀积保护涂层之前清洗上电极。可以在等离子处理室中有或者没有存在半导体衬底的条件下执行清洗工序。

[0051] 上文描述了原理、优选实施例和工作方式。但是，本发明不应该被解释为局限于所述的特定实施例。因此，上述实施例应该被认为是说明性的而不是限制性的，应该理解在不脱离由下列权利要求限定的本发明范围的条件下可以由所属领域的技术人员在那些实施例中进行改变。