使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件转让专利
申请号 : CN200480027371.3
文献号 : CN1856839B
文献日 : 2010-10-06
发明人 : 永岛宏行 , 田中智晴 , 河合矿一 , 卡德科尔·N.·奎德尔
申请人 : 株式会社东芝 , 三因迪斯克公司
摘要 :
提供一种使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件。非易失性半导体存储器件包括存储单元阵列、接口和写入电路。写入电路可根据输入到接口的数据写入命令通过第一写入次序或第二写入次序选择性地将数据写入存储单元阵列中。当从接口输入根据第一写入次序的数据写入命令时，写入电路在标记数据具有第一值时执行命令，并在标记数据具有第二值时不执行命令。
权利要求 :
1.一种非易失性半导体存储器件，包括：
由具有可电改写的非易失性半导体存储单元的多个存储块构成的存储单元阵列；
与外部器件通信的接口；
根据输入到所述接口的数据擦除命令、用第一擦除次序或第二擦除次序对各存储块擦除所述存储单元中的数据的擦除电路，在从所述接口输入根据所述第一擦除次序的所述数据擦除命令时，所述擦除电路通过使用所述第一擦除次序执行被选择的存储块中的所述存储单元的擦除，并将标记数据写入所述被擦除的存储块中的一些存储单元中；和根据输入到所述接口的数据写入命令、在通过使用所述第一擦除次序执行所述擦除时根据第一写入次序、或者在通过使用所述第二擦除次序执行所述擦除时根据第二写入次序将数据写入各存储块的各页面中的写入电路，在从所述接口输入根据所述第一写入次序的所述数据写入命令时，所述写入电路在要被所述写入命令写入访问的块中的一些存储单元中写入的所述标记数据具有第一值时执行所述写入命令，并在所述标记数据具有第二值时不执行所述写入命令。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于，所述第一擦除次序是用于为二进制数据写入擦除所述存储单元中的所述数据的次序，所述第二擦除次序是用于为多进制数据写入擦除所述存储单元中的所述数据的次序。
3.根据权利要求1所述的非易失性半导体存储器件，其特征在于，所述第一写入次序是用于将二进制数据写入所述存储单元中的次序，所述第二写入次序是用于将多进制数据写入所述存储单元中的次序。
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于，所述标记数据能够通过所述接口输出到所述外部器件中。
5.根据权利要求1所述的非易失性半导体存储器件，其特征在于，所述标记数据写入到各存储块中的多个存储单元中，在读出所述标记数据时根据多数理论执行错误校正。
说明书 :
技术领域
本发明涉及可电改写的非易失性半导体存储器件，更具体而言，涉及选择性地使用存储多进制(multilevel，又称“多值”)信息的存储单元阵列中的一些存储块作为存储二进制信息(又称“二值信息”)的存储块的快擦写存储器(又称闪存)。
背景技术
在许多存储系统中，文件分配表(FAT)是必需的。FAT是存储各种文件的位置的块。每当对存储系统执行写入或擦除时，必须将FAT改写。为此，在写入FAT的区域中，写入速度必须尽可能高。
在当前的快擦写存储器中，在一个单元中存储1位信息的通常的存储单元(二进制技术)和使用可在一个单元中存储2位信息(或三个或更多个位的信息)的多进制技术的存储单元是公知的。
在使用多进制技术的存储单元中，例如，如图1所示，在四个步骤中改变存储单元的阈值电压Vth的分布。通过使“01”、“00”、“10”和“11”与各分布对应，存储二位信息。当使用该多进制技术时，与二进制技术相比，存储容量可以翻倍。
在使用多进制技术的快擦写存储器中，写入速度比二进制技术低。作为针对这一点的措施，将存储单元阵列分成多个块，并且，在诸如被频繁写入访问的FAT的块中，不使用多进制技术，即，如图2所示，为了增加写入速度，选择性地执行使用二进制技术的写入。采用这种配置，在由多进制技术块保证存储容量的同时通过二进制技术块实施高速写入。
NAND快擦写存储器对二进制技术和多进制技术使用不同的写入方法。二进制技术使用自升压(SB，self-boost)方法。多进制技术使用被擦除区域自升压(EASB)方法。在两种方法中，以相同的方式执行“0”写入。向被选择的字线(被选择的单元晶体管的控制栅CG)施加写入电压Vpgm(例如，20V)。向未被选择的字线施加中间电压Vpass(例如，10V)。将位线BL设为0V，将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为导电状态。因此，电子被注入到被选择的单元晶体管的浮置栅中，以增加阈值电压。
相反，执行“1”写入(非写入)的方式在SB方法和EASB方法之间改变。在SB方法中，如图3所示，向被选择的字线施加写入电压Vpgm(20V)。向未被选择的字线施加中间电压Vpass(10V)。将位线BL设为电源电压Vdd，并将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为非导电状态。另外，将共用源线侧的选择晶体管SGS的栅设为0V，以将选择晶体管SGS也设为非导电状态。由此，没有电子被注入到被选择的单元晶体管的浮置栅中，使得阈值电压保持擦除状态。如上所述，在SB方法中，在将串联在选择晶体管SGD和SGS之间的单元晶体管设为导电状态的同时执行对于被选择的单元晶体管的写入。
另一方面，在EASB方法中，如图4所示，向被选择的字线施加写入电压Vpgm(20V)，以将邻近被选择的字线的源线侧的字线设为0V。向其它未被选择的字线施加中间电压Vpass(10V)。将位线BL设为电源电压Vdd，并将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为非导电状态。另外，将共用源线侧的选择晶体管SGS的栅设为0V，以将选择晶体管SGS也设为非导电状态。由此，没有电子被注入到被选择的单元晶体管的浮置栅中，使得阈值电压保持擦除状态。如上所述，在EASB方法中，在将被选择的单元晶体管的位线侧的单元晶体管设为导电状态、将邻近被选择的单元晶体管的源线侧的单元晶体管设为非导电状态的同时、执行对于被选择的单元晶体管的写入。在使用多进制技术的写入中，为了减少写入错误，这种方法是必需的。
必须将单元晶体管设为当控制栅电压为0V时被截止的阈值电压。出于这种原因，擦除方法也改变。要通过EASB方法执行写入，单元晶体管的阈值电压必须不能太低。由此，如图5所示，必须执行操作(软程序)，以将通过擦除被分布为双点划线表示的那样的阈值电压Vth写回到由实线表示的一定电平。
如上所述，二进制技术和多进制技术使用不同的写入和擦除方法。如果要一个存储单元阵列同时包括二进制技术块和多进制技术块，那么必须在擦除后区别二进制块和多进制块。
例如，日本专利申请特开公报No.2001-210082公开了一种非易失性半导体存储器件和数据存储系统，其中，在存储单元阵列中分开地形成二进制存储单元区和多进制存储单元区。在写入数据的过程中，对各字线写入识别二进制区或多进制区的标记数据。当读出标记数据时，可以识别二进制页面而或多进制页面，使得可以执行与二进制技术或多进制技术对应的写入或读取。但是，在该现有技术公开的技术中，二进制存储单元区和多进制存储单元区是事先分开地形成的。因此，用户的选择自由度较低。
日本专利申请特开公报No.2001-006374公开了选择性地以二进制模式或多进制模式操作的半导体存储器件和系统。在该现有技术公开的技术中，为了对各字线选择性地使用存储区作为二进制区或多进制区，准备二进制/多进制管理表，以表示将存储区指定为二进制区或多进制区。用户可以自由地以二进制模式或多进制模式操作器件。但是，为了区分二进制块和多进制块，必需有专用的硬件，从而导致芯片尺寸增加。
如上所述，对于常规的非易失性半导体存储器件，如果要以二进制模式或多进制模式选择性地操作存储单元阵列中的各个块，那么用户的选择自由度变低。如果要增加决选择的自由度，就必需有专用的硬件，从而导致芯片尺寸增加。
在当前的快擦写存储器中，在一个单元中存储1位信息的通常的存储单元(二进制技术)和使用可在一个单元中存储2位信息(或三个或更多个位的信息)的多进制技术的存储单元是公知的。
在使用多进制技术的存储单元中，例如，如图1所示，在四个步骤中改变存储单元的阈值电压Vth的分布。通过使“01”、“00”、“10”和“11”与各分布对应，存储二位信息。当使用该多进制技术时，与二进制技术相比，存储容量可以翻倍。
在使用多进制技术的快擦写存储器中，写入速度比二进制技术低。作为针对这一点的措施，将存储单元阵列分成多个块，并且，在诸如被频繁写入访问的FAT的块中，不使用多进制技术，即，如图2所示，为了增加写入速度，选择性地执行使用二进制技术的写入。采用这种配置，在由多进制技术块保证存储容量的同时通过二进制技术块实施高速写入。
NAND快擦写存储器对二进制技术和多进制技术使用不同的写入方法。二进制技术使用自升压(SB，self-boost)方法。多进制技术使用被擦除区域自升压(EASB)方法。在两种方法中，以相同的方式执行“0”写入。向被选择的字线(被选择的单元晶体管的控制栅CG)施加写入电压Vpgm(例如，20V)。向未被选择的字线施加中间电压Vpass(例如，10V)。将位线BL设为0V，将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为导电状态。因此，电子被注入到被选择的单元晶体管的浮置栅中，以增加阈值电压。
相反，执行“1”写入(非写入)的方式在SB方法和EASB方法之间改变。在SB方法中，如图3所示，向被选择的字线施加写入电压Vpgm(20V)。向未被选择的字线施加中间电压Vpass(10V)。将位线BL设为电源电压Vdd，并将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为非导电状态。另外，将共用源线侧的选择晶体管SGS的栅设为0V，以将选择晶体管SGS也设为非导电状态。由此，没有电子被注入到被选择的单元晶体管的浮置栅中，使得阈值电压保持擦除状态。如上所述，在SB方法中，在将串联在选择晶体管SGD和SGS之间的单元晶体管设为导电状态的同时执行对于被选择的单元晶体管的写入。
另一方面，在EASB方法中，如图4所示，向被选择的字线施加写入电压Vpgm(20V)，以将邻近被选择的字线的源线侧的字线设为0V。向其它未被选择的字线施加中间电压Vpass(10V)。将位线BL设为电源电压Vdd，并将位线侧的选择晶体管SGD的栅设为电源电压Vdd，以将选择晶体管SGD设为非导电状态。另外，将共用源线侧的选择晶体管SGS的栅设为0V，以将选择晶体管SGS也设为非导电状态。由此，没有电子被注入到被选择的单元晶体管的浮置栅中，使得阈值电压保持擦除状态。如上所述，在EASB方法中，在将被选择的单元晶体管的位线侧的单元晶体管设为导电状态、将邻近被选择的单元晶体管的源线侧的单元晶体管设为非导电状态的同时、执行对于被选择的单元晶体管的写入。在使用多进制技术的写入中，为了减少写入错误，这种方法是必需的。
必须将单元晶体管设为当控制栅电压为0V时被截止的阈值电压。出于这种原因，擦除方法也改变。要通过EASB方法执行写入，单元晶体管的阈值电压必须不能太低。由此，如图5所示，必须执行操作(软程序)，以将通过擦除被分布为双点划线表示的那样的阈值电压Vth写回到由实线表示的一定电平。
如上所述，二进制技术和多进制技术使用不同的写入和擦除方法。如果要一个存储单元阵列同时包括二进制技术块和多进制技术块，那么必须在擦除后区别二进制块和多进制块。
例如，日本专利申请特开公报No.2001-210082公开了一种非易失性半导体存储器件和数据存储系统，其中，在存储单元阵列中分开地形成二进制存储单元区和多进制存储单元区。在写入数据的过程中，对各字线写入识别二进制区或多进制区的标记数据。当读出标记数据时，可以识别二进制页面而或多进制页面，使得可以执行与二进制技术或多进制技术对应的写入或读取。但是，在该现有技术公开的技术中，二进制存储单元区和多进制存储单元区是事先分开地形成的。因此，用户的选择自由度较低。
日本专利申请特开公报No.2001-006374公开了选择性地以二进制模式或多进制模式操作的半导体存储器件和系统。在该现有技术公开的技术中，为了对各字线选择性地使用存储区作为二进制区或多进制区，准备二进制/多进制管理表，以表示将存储区指定为二进制区或多进制区。用户可以自由地以二进制模式或多进制模式操作器件。但是，为了区分二进制块和多进制块，必需有专用的硬件，从而导致芯片尺寸增加。
如上所述，对于常规的非易失性半导体存储器件，如果要以二进制模式或多进制模式选择性地操作存储单元阵列中的各个块，那么用户的选择自由度变低。如果要增加决选择的自由度，就必需有专用的硬件，从而导致芯片尺寸增加。
发明内容
根据本发明的一个方面，提供一种非易失性半导体存储器件，包括：由具有可电改写的非易失性半导体存储单元的多个存储块构成的存储单元阵列；与外部器件通信的接口；和根据输入到接口的数据写入命令、用第一写入次序或第二写入次序将数据写入存储单元阵列中的写入电路，在从接口输入根据第一写入次序的数据写入命令时，写入电路在要被写入命令写入访问的块中的存储单元中写入的标记数据具有第一值时执行写入命令，并在标记数据具有第二值时不执行写入命令。
根据本发明的另一方面，提供一种非易失性半导体存储器件，包括：由具有可电改写的非易失性半导体存储单元的多个存储块构成的存储单元阵列；与外部器件通信的接口；根据输入到接口的数据擦除命令、用第一擦除次序或第二擦除次序对各存储块擦除存储单元中的数据的擦除电路，当从接口输入根据第一擦除次序的数据擦除命令时，擦除电路通过使用第一擦除次序执行被选择的存储块中的存储单元的擦除，并将标记数据写入被擦除的存储块中的一些存储单元中；和根据输入到接口的数据写入命令、在通过使用第一擦除次序执行擦除时根据第一写入次序、或在通过使用第二擦除次序执行擦除时根据第二写入次序将数据写入各存储块的各页面中的写入电路，当从接口输入根据第一写入次序的数据写入命令时，写入电路在要被写入命令写入访问的块中的一些存储单元中写入的标记数据具有第一值时执行写入命令，并在标记数据具有第二值时不执行写入命令。
根据本发明的另一方面，提供一种非易失性半导体存储器件，包括：由具有可电改写的非易失性半导体存储单元的多个存储块构成的存储单元阵列；与外部器件通信的接口；根据输入到接口的数据擦除命令、用第一擦除次序或第二擦除次序对各存储块擦除存储单元中的数据的擦除电路，当从接口输入根据第一擦除次序的数据擦除命令时，擦除电路通过使用第一擦除次序执行被选择的存储块中的存储单元的擦除，并将标记数据写入被擦除的存储块中的一些存储单元中；和根据输入到接口的数据写入命令、在通过使用第一擦除次序执行擦除时根据第一写入次序、或在通过使用第二擦除次序执行擦除时根据第二写入次序将数据写入各存储块的各页面中的写入电路，当从接口输入根据第一写入次序的数据写入命令时，写入电路在要被写入命令写入访问的块中的一些存储单元中写入的标记数据具有第一值时执行写入命令，并在标记数据具有第二值时不执行写入命令。
附图说明
图1是表示使用多进制技术的存储单元的阈值电压分布的示图；
图2是用于解释使用多进制技术和二进制技术的常规的非易失性半导体存储器件的框图；
图3是用于解释通过SB方法进行的写入操作的剖面图；
图4是用于解释通过EASB方法进行的写入操作的剖面图；
图5是用于解释为了通过EASB方法执行写入的擦除操作的示图；
图6是表示快擦写存储器的配置的框图，以解释根据本发明的实施方式的非易失性半导体存储器件；
图7是表示图6中所示的存储单元阵列的结构的电路图；
图8是表示图7中所示的各存储块的结构的示意图；
图9A是表示二进制模式中的擦除次序的流程图；
图9B是表示多进制模式中的擦除次序的流程图；
图10A是表示二进制模式中的写入次序的流程图；
图10B是表示多进制模式中的写入次序的流程图；
图11是表示用于将二进制标记数据读出到外部器件中的次序的流程图；
图12A是表示二进制模式中的其它写入次序的流程图；
图12B是表示多进制模式中的其它写入次序的流程图。
图2是用于解释使用多进制技术和二进制技术的常规的非易失性半导体存储器件的框图；
图3是用于解释通过SB方法进行的写入操作的剖面图；
图4是用于解释通过EASB方法进行的写入操作的剖面图；
图5是用于解释为了通过EASB方法执行写入的擦除操作的示图；
图6是表示快擦写存储器的配置的框图，以解释根据本发明的实施方式的非易失性半导体存储器件；
图7是表示图6中所示的存储单元阵列的结构的电路图；
图8是表示图7中所示的各存储块的结构的示意图；
图9A是表示二进制模式中的擦除次序的流程图；
图9B是表示多进制模式中的擦除次序的流程图；
图10A是表示二进制模式中的写入次序的流程图；
图10B是表示多进制模式中的写入次序的流程图；
图11是表示用于将二进制标记数据读出到外部器件中的次序的流程图；
图12A是表示二进制模式中的其它写入次序的流程图；
图12B是表示多进制模式中的其它写入次序的流程图。
具体实施方式
图6～8是用于解释根据本发明的实施方式的非易失性半导体存储器件的示图。图6是表示快擦写存储器的配置的框图。图7是表示图6中所示的存储单元阵列的结构的电路图。图8是表示图7中所示的各存储块的结构的示意图。示出NAND快擦写存储器作为例子，并示出与二进制模式和多进制模式之间的切换有关的主要部分。
通过将快速存储单元排列为矩阵构成存储单元阵列1。列控制电路2被配置为邻近存储单元阵列1。列控制电路2控制存储单元阵列1的位线，以对存储单元执行数据擦除、数据写入或数据读取。行控制电路3被配置为选择存储单元阵列1的字线并向字线施加擦除、写入或读取所需的电压。另外，配置控制存储单元阵列1的源线的源线控制电路4和控制其中形成存储单元阵列1的p阱的p阱控制电路5。
数据输入/输出缓冲器6通过I/O线与外部主机(未示出)连接，以接收写入数据、输出读出数据并接收地址数据或命令数据。数据输入/输出缓冲器6向列控制电路2发送接收的写入数据，并从列控制电路2接收读出数据。另外，要选择存储单元，数据输入/输出缓冲器6通过状态机8向列控制电路2或行控制电路3发送外部地址数据。并且，数据输入/输出缓冲器6将来自主机的命令数据发送到命令接口7。
一旦接收到来自主机的控制信号，命令接口7就确定输入到数据输入/输出缓冲器6的数据是否为写入数据、命令数据或地址数据。如果该数据是命令数据，那么将其作为接收命令信号转移到状态机8。
状态机8管理整个快擦写存储器。状态机8通过命令接口7接收从主机输入的命令，并管理读取、写入、擦除和数据输入/输出。
如图7所示，存储单元阵列1被分为多个(1024个)存储块BLOCK0～BLOCK1023。这些块是将在二进制模式或多进制模式中被选择性使用的最小单元。如代表性的存储块BLOCKi表示的那样，存储块BLOCK0～BLOCK1023中的每一个是由8512个NAND存储单元形成的。
在本例子中，通过串联四个存储单元(单元晶体管)M，构成各NAND存储单元。NAND存储单元的一个端子通过与选择栅线SGD连接的选择栅S与位线BL(BLe0～BLe4255和BLo0～BLo4255)连接。NAND存储单元的另一端子通过与选择栅线SGS连接的选择栅S与共用源线C源连接。各存储单元M的控制栅与字线WL(WL0_i～WL3_i)连接。对从0计数的偶数位线BLe和奇数位线BLo互相独立地执行数据写入/读取。在与一个字线WL连接的8512个存储单元中，4256个存储单元与偶数位线BLe连接，对这4256个存储单元同时执行数据写入/读取。分别存储1位数据的4256个存储单元的数据构成称为页面(page)的单元。类似地，与奇数位线BLo连接的4256个存储单元构成另一页面。同时对该页面中的存储单元执行数据写入/读取。
如图8所示，在图7中所示的各个块BLOCK中，对各个页面(存储页面0～3)执行诸如写入、读取或擦除的访问操作。例如由528字节用户区和3字节二进制标记数据区形成存储页面0～3中的每一个。
一般地，在二进制标记数据区中，存储称为热计数(hot count，HC)的数据，以对擦除的次数进行计数。将识别二进制模式或多进制模式的二进制标记数据写入热计数的一部分中。每当执行擦除时，就将数据写入热计数中，以将计数值增加“1”。要通过选择性地使用二进制技术对多进制存储器件执行写入和擦除，必须在各存储块中区分多进制模式和二进制模式。在多进制存储器件中，当一旦接收用于二进制模式操作的信号就执行擦除时，将预定的标记数据写入二进制标记数据区中的存储单元中，使得该块被识别为二进制块。要使用该块作为多进制块(MLC块)，将二进制标记数据设为“1111”(即，存储单元被擦除的状态)。要使用该块作为二进制块(SLC块)，写入“0000”作为二进制标记数据。读出4位二进制标记数据，并根据多数理论(又称“多值裁决理论”)将该块识别为多进制块或二进制块。
下面参照图9A、图9B、图10A、图10B和图11中所示的流程图说明图6～8中所示的具有上述配置的NAND快擦写存储器的操作。图9A表示二进制模式中的擦除次序。图9B表示多进制模式中的擦除次序。图10A表示二进制模式中的写入次序。图10B表示多进制模式中的写入次序。图11表示用于将二进制标记数据读出到外部器件中的次序。
当要使用控制器通过软件控制操作时，在通电时间从存储单元阵列1中的存储块BLOCK0～BLOCK1023中的每一个读出二进制标记数据。存储块BLOCK0～BLOCK1023中的每一个事先被识别为要以二进制序列被访问的块或要以多进制序列被访问的块。
在识别结果的基础上，根据图9A中所示的第一次序、对要以二进制模式被写入访问的存储块执行擦除。在擦除中，首先，通过命令接口7将表示二进制存储块的命令“A2h”从主机输入到状态机8(S1)。然后，将表示第一擦除次序的擦除命令从主机输入并设置在状态机8中(S2)。接收来自主机的地址数据，并将选择要被擦除的存储块的地址设置在状态机8中(S3)。擦除要被擦除的存储块(没有软程序)(S4)。随后，将识别二进制块和HC数据的二进制标记数据写入二进制标记数据区中的存储单元中(S5)。要写入二进制标记数据，使用一般为了对擦除的次数进行计数而执行的HC数据写入序列。换句话说，当用于二进制存储块的擦除被执行时，标记被状态机8自动设置。这样，擦除操作结束(S6)。
另一方面，对于要以多进制模式被写入访问的存储块，根据图9B中所示的第二次序执行擦除。首先，通过命令接口7从主机输入擦除命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被擦除的存储块的地址设置在状态机8中(S2)。在对被选择的存储块执行擦除后，执行软程序以将阈值电压Vth设在预定的电平(S3)。随后，写入HC数据(S4)，并且擦除操作结束(S5)。
下面将说明写入操作。在表示块应以二进制序列或多进制序列被访问的识别结果的基础上，对于已根据第一擦除次序为其执行擦除的存储块，根据图10A中所示的第一写入次序写入二进制数据。更具体地，通过命令接口7从主机输入表示二进制存储块的命令“A2h”并将其设置在状态机8中(S1)。通过命令接口7从主机输入写入命令并将其设置在状态机8中(S2)。从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S3)。对要被写入访问的存储块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S4)。然后，通过SB方法写入数据(S5)。当所有数据都被写入时，写入操作结束(S6)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S2～S6。在这种数据写入中，通过使用ECC技术执行错误校正。
对于已根据第二擦除次序为其执行擦除的存储块，根据图10B中所示的第二写入次序写入多进制数据。首先，通过命令接口7从主机输入多进制写入命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被写入访问的存储决的地址设置在状态机8中(S2)。对要被写入访问的块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S3)。然后，通过EASB方法写入数据(S4)。当所有数据都被写入时，写入操作结束(S5)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S1～S5。在这种数据写入中，通过使用ECC技术执行错误校正。
要将二进制标记数据读出到外部器件中，如图11所示，从主机输入读取命令并将其设置在状态机8中(S1)。随后，从主机将状态“74h”设置在状态机8中(S2)。因此，通过命令接口7和数据输入/输出缓冲器6输出数据(S3)。
在以上实施方式中，在通电时间读出二进制标记数据，并使用控制器通过软件控制操作。可以通过硬件实施与上述操作相同的操作。
在这种情况下，在根据图9A或图9B中所示的第一或第二擦除次序执行擦除后，根据图12A或图12B的流程图中所示的写入次序执行写入。更具体地，对于已根据第一擦除次序为其执行擦除的存储块，根据图12A中所示的第一写入次序写入二进制数据。首先，通过命令接口7从主机输入表示二进制存储块的命令“A2h”并将其设置在状态机8中(S1)。通过命令接口7从主机输入写入命令并将其设置在状态机8中(S2)。从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S3)。为要被写入访问的存储块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S4)。然后，读出该块的二进制标记数据(S5)，以确定该块是否为要以二进制序列或多进制序列被写入访问的块(S6)。当读出的二进制标记数据是“0000”时，通过SB方法写入数据(S7)。当所有数据都被写入时，写入操作结束(S8)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S2～S8。当读出的二进制标记数据不是“0000”时(“1111”)，不执行写入命令而停止写入操作(S9)。此时，根据4位多数理论确定该块是二进制块还是多进制块。因此，可以对二进制标记数据进行错误校正。
对于已根据第二擦除次序为其执行擦除的存储块，根据图12B中所示的第二写入次序写入多进制数据。首先，通过命令接口7从主机输入多进制写入命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S2)。为要被写入访问的块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S3)。然后，读出该块的二进制标记数据(S4)，以识别该块是否为要以二进制序列或多进制序列被写入访问的块(S5)。当读出的二进制标记数据是“1111”时，通过EASB方法写入数据(S6)。当所有数据都被写入时，写入操作结束(S7)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S1～S7。当读出的二进制标记数据不是“1111”时(“0000”)，不执行写入命令而停止写入操作(S8)。当然，根据4位多数理论确定该块是二进制块还是多进制块。因此，可以对二进制标记数据进行错误校正。
根据具有上述配置的非易失性半导体存储器件，可以获得以下效果：
(1)在形成为多进制存储单元阵列的存储单元阵列中，可以自由选择要以二进制模式使用的块。因此，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。另外，当以二进制模式使用诸如将被频繁改写的FAT的块时，可以大大增加写入速度。
(2)可以将二进制标记数据放在任意存储块的任意存储页面中，因此可将其放在剩余区域中的任何地方。另外，由于二进制标记数据被写入将以二进制模式使用的存储块，因此不需要专用的硬件。由此，可以在不增加芯片尺寸的情况下以二进制模式使用该块。
(3)在使用多进制技术的擦除中，在单元的擦除后执行软程序。由于单元的阈值电压可超过0V，因此可靠性比二进制技术低。但是，在通过二进制技术进行的擦除操作中，不执行软程序。由此，可以保证较高的可靠性。
(4)对于为其设置二进制标记的存储块(将以二进制模式被访问的存储块)，使用多进制技术的写入被拒绝并且不能被执行。因此，可以对存储块保证写入速度和可靠性。
(5)可以通过接口(数据输入/输出缓冲器6和命令接口7)将二进制标记数据输出到外部器件。由此，可以容易地从外部器件识别存储块是二进制块还是多进制块。
(6)将二进制标记数据写入各存储单元块中的多个存储单元中。当二进制标记数据被读出时，根据多数理论执行错误校正。由此，可以防止对于存储块的任何识别错误。
如上所述，在根据本实施方式的非易失性半导体存储器件中，当在输入二进制模式命令的同时执行擦除时，将预定的标记数据写入给定存储页面的预定存储单元中，使得该块被识别为二进制模式块。多进制NAND快擦写存储器的写入时间比二进制产品的写入时间长。但是，当一些存储块被选择性地设置为二进制块、并通过SB方法被写入访问时，可以缩短对于各块的写入时间。尤其是，当将诸如被频繁改写的FAT的块设为二进制模式块时，可以增加写入速度。另外，由于二进制模式的可靠性比多进制模式的可靠性高，因此还可以保证可靠性。并且，当将标记数据写入多个存储单元中、并在读出标记数据的过程中根据多数理论执行错误校正时，可以进一步增加可靠性。由于可以将标记数据输出到外部器件，因此，可以容易地从外部器件确认设置为二进制模式的块。
采用这种配置，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。
在以上实施方式中，作为非易失性半导体存储器件的例子已说明了NAND快擦写存储器。但是，也可将本发明应用于其中嵌入NAND快擦写存储器和逻辑电路的半导体集成电路器件、或其中在一个芯片上形成系统的称为SOC的半导体集成电路器件。还可将本发明应用于其中在卡形外壳上安装非易失性半导体存储器件的IC卡或记忆卡、或诸如使用记忆卡的系统的各种存储系统。
如上所述，根据本发明的一个方面，可以自由地选择存储单元阵列中的各存储块，并可根据第一或第二写入次序写入数据。可以将标记数据放在任意存储块的任意存储页面中，因此可将其放在剩余区域中的任何地方。另外，由于将标记数据写入将被写入访问或擦除的存储块中，因此不需要专用的硬件，并可防止芯片尺寸的任何增加。采用这种配置，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。
根据本发明的实施方式，可以获得可在不增加芯片尺寸的情况下以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块的非易失性半导体存储器件。
本领域技术人员容易想到其它优点和变更方式。因此，本发明就其更宽的方面而言不限于这里示出和说明的具体细节和代表性的实施方式。因此，在不背离由所附的权利要求书及其等同物限定的一般发明概念的精神和范围的情况下，可以进行各种修改。
(对相关申请的交叉引用)
本申请基于在2003年9月29日提交的在先的日本专利申请No.2003-338545，并要求其作为优先权，在此引用其全部内容作为参考。
通过将快速存储单元排列为矩阵构成存储单元阵列1。列控制电路2被配置为邻近存储单元阵列1。列控制电路2控制存储单元阵列1的位线，以对存储单元执行数据擦除、数据写入或数据读取。行控制电路3被配置为选择存储单元阵列1的字线并向字线施加擦除、写入或读取所需的电压。另外，配置控制存储单元阵列1的源线的源线控制电路4和控制其中形成存储单元阵列1的p阱的p阱控制电路5。
数据输入/输出缓冲器6通过I/O线与外部主机(未示出)连接，以接收写入数据、输出读出数据并接收地址数据或命令数据。数据输入/输出缓冲器6向列控制电路2发送接收的写入数据，并从列控制电路2接收读出数据。另外，要选择存储单元，数据输入/输出缓冲器6通过状态机8向列控制电路2或行控制电路3发送外部地址数据。并且，数据输入/输出缓冲器6将来自主机的命令数据发送到命令接口7。
一旦接收到来自主机的控制信号，命令接口7就确定输入到数据输入/输出缓冲器6的数据是否为写入数据、命令数据或地址数据。如果该数据是命令数据，那么将其作为接收命令信号转移到状态机8。
状态机8管理整个快擦写存储器。状态机8通过命令接口7接收从主机输入的命令，并管理读取、写入、擦除和数据输入/输出。
如图7所示，存储单元阵列1被分为多个(1024个)存储块BLOCK0～BLOCK1023。这些块是将在二进制模式或多进制模式中被选择性使用的最小单元。如代表性的存储块BLOCKi表示的那样，存储块BLOCK0～BLOCK1023中的每一个是由8512个NAND存储单元形成的。
在本例子中，通过串联四个存储单元(单元晶体管)M，构成各NAND存储单元。NAND存储单元的一个端子通过与选择栅线SGD连接的选择栅S与位线BL(BLe0～BLe4255和BLo0～BLo4255)连接。NAND存储单元的另一端子通过与选择栅线SGS连接的选择栅S与共用源线C源连接。各存储单元M的控制栅与字线WL(WL0_i～WL3_i)连接。对从0计数的偶数位线BLe和奇数位线BLo互相独立地执行数据写入/读取。在与一个字线WL连接的8512个存储单元中，4256个存储单元与偶数位线BLe连接，对这4256个存储单元同时执行数据写入/读取。分别存储1位数据的4256个存储单元的数据构成称为页面(page)的单元。类似地，与奇数位线BLo连接的4256个存储单元构成另一页面。同时对该页面中的存储单元执行数据写入/读取。
如图8所示，在图7中所示的各个块BLOCK中，对各个页面(存储页面0～3)执行诸如写入、读取或擦除的访问操作。例如由528字节用户区和3字节二进制标记数据区形成存储页面0～3中的每一个。
一般地，在二进制标记数据区中，存储称为热计数(hot count，HC)的数据，以对擦除的次数进行计数。将识别二进制模式或多进制模式的二进制标记数据写入热计数的一部分中。每当执行擦除时，就将数据写入热计数中，以将计数值增加“1”。要通过选择性地使用二进制技术对多进制存储器件执行写入和擦除，必须在各存储块中区分多进制模式和二进制模式。在多进制存储器件中，当一旦接收用于二进制模式操作的信号就执行擦除时，将预定的标记数据写入二进制标记数据区中的存储单元中，使得该块被识别为二进制块。要使用该块作为多进制块(MLC块)，将二进制标记数据设为“1111”(即，存储单元被擦除的状态)。要使用该块作为二进制块(SLC块)，写入“0000”作为二进制标记数据。读出4位二进制标记数据，并根据多数理论(又称“多值裁决理论”)将该块识别为多进制块或二进制块。
下面参照图9A、图9B、图10A、图10B和图11中所示的流程图说明图6～8中所示的具有上述配置的NAND快擦写存储器的操作。图9A表示二进制模式中的擦除次序。图9B表示多进制模式中的擦除次序。图10A表示二进制模式中的写入次序。图10B表示多进制模式中的写入次序。图11表示用于将二进制标记数据读出到外部器件中的次序。
当要使用控制器通过软件控制操作时，在通电时间从存储单元阵列1中的存储块BLOCK0～BLOCK1023中的每一个读出二进制标记数据。存储块BLOCK0～BLOCK1023中的每一个事先被识别为要以二进制序列被访问的块或要以多进制序列被访问的块。
在识别结果的基础上，根据图9A中所示的第一次序、对要以二进制模式被写入访问的存储块执行擦除。在擦除中，首先，通过命令接口7将表示二进制存储块的命令“A2h”从主机输入到状态机8(S1)。然后，将表示第一擦除次序的擦除命令从主机输入并设置在状态机8中(S2)。接收来自主机的地址数据，并将选择要被擦除的存储块的地址设置在状态机8中(S3)。擦除要被擦除的存储块(没有软程序)(S4)。随后，将识别二进制块和HC数据的二进制标记数据写入二进制标记数据区中的存储单元中(S5)。要写入二进制标记数据，使用一般为了对擦除的次数进行计数而执行的HC数据写入序列。换句话说，当用于二进制存储块的擦除被执行时，标记被状态机8自动设置。这样，擦除操作结束(S6)。
另一方面，对于要以多进制模式被写入访问的存储块，根据图9B中所示的第二次序执行擦除。首先，通过命令接口7从主机输入擦除命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被擦除的存储块的地址设置在状态机8中(S2)。在对被选择的存储块执行擦除后，执行软程序以将阈值电压Vth设在预定的电平(S3)。随后，写入HC数据(S4)，并且擦除操作结束(S5)。
下面将说明写入操作。在表示块应以二进制序列或多进制序列被访问的识别结果的基础上，对于已根据第一擦除次序为其执行擦除的存储块，根据图10A中所示的第一写入次序写入二进制数据。更具体地，通过命令接口7从主机输入表示二进制存储块的命令“A2h”并将其设置在状态机8中(S1)。通过命令接口7从主机输入写入命令并将其设置在状态机8中(S2)。从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S3)。对要被写入访问的存储块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S4)。然后，通过SB方法写入数据(S5)。当所有数据都被写入时，写入操作结束(S6)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S2～S6。在这种数据写入中，通过使用ECC技术执行错误校正。
对于已根据第二擦除次序为其执行擦除的存储块，根据图10B中所示的第二写入次序写入多进制数据。首先，通过命令接口7从主机输入多进制写入命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被写入访问的存储决的地址设置在状态机8中(S2)。对要被写入访问的块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S3)。然后，通过EASB方法写入数据(S4)。当所有数据都被写入时，写入操作结束(S5)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S1～S5。在这种数据写入中，通过使用ECC技术执行错误校正。
要将二进制标记数据读出到外部器件中，如图11所示，从主机输入读取命令并将其设置在状态机8中(S1)。随后，从主机将状态“74h”设置在状态机8中(S2)。因此，通过命令接口7和数据输入/输出缓冲器6输出数据(S3)。
在以上实施方式中，在通电时间读出二进制标记数据，并使用控制器通过软件控制操作。可以通过硬件实施与上述操作相同的操作。
在这种情况下，在根据图9A或图9B中所示的第一或第二擦除次序执行擦除后，根据图12A或图12B的流程图中所示的写入次序执行写入。更具体地，对于已根据第一擦除次序为其执行擦除的存储块，根据图12A中所示的第一写入次序写入二进制数据。首先，通过命令接口7从主机输入表示二进制存储块的命令“A2h”并将其设置在状态机8中(S1)。通过命令接口7从主机输入写入命令并将其设置在状态机8中(S2)。从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S3)。为要被写入访问的存储块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S4)。然后，读出该块的二进制标记数据(S5)，以确定该块是否为要以二进制序列或多进制序列被写入访问的块(S6)。当读出的二进制标记数据是“0000”时，通过SB方法写入数据(S7)。当所有数据都被写入时，写入操作结束(S8)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S2～S8。当读出的二进制标记数据不是“0000”时(“1111”)，不执行写入命令而停止写入操作(S9)。此时，根据4位多数理论确定该块是二进制块还是多进制块。因此，可以对二进制标记数据进行错误校正。
对于已根据第二擦除次序为其执行擦除的存储块，根据图12B中所示的第二写入次序写入多进制数据。首先，通过命令接口7从主机输入多进制写入命令并将其设置在状态机8中(S1)。然后，从主机输入地址数据，并将用来选择要被写入访问的存储块的地址设置在状态机8中(S2)。为要被写入访问的块的每个页面设置该地址。输入并设置用于一个页面的写入数据(528字节)(S3)。然后，读出该块的二进制标记数据(S4)，以识别该块是否为要以二进制序列或多进制序列被写入访问的块(S5)。当读出的二进制标记数据是“1111”时，通过EASB方法写入数据(S6)。当所有数据都被写入时，写入操作结束(S7)。如果要被写入的数据在写入结束后仍保留在存储页面0中，那么对存储页面1～3依次重复执行步骤S1～S7。当读出的二进制标记数据不是“1111”时(“0000”)，不执行写入命令而停止写入操作(S8)。当然，根据4位多数理论确定该块是二进制块还是多进制块。因此，可以对二进制标记数据进行错误校正。
根据具有上述配置的非易失性半导体存储器件，可以获得以下效果：
(1)在形成为多进制存储单元阵列的存储单元阵列中，可以自由选择要以二进制模式使用的块。因此，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。另外，当以二进制模式使用诸如将被频繁改写的FAT的块时，可以大大增加写入速度。
(2)可以将二进制标记数据放在任意存储块的任意存储页面中，因此可将其放在剩余区域中的任何地方。另外，由于二进制标记数据被写入将以二进制模式使用的存储块，因此不需要专用的硬件。由此，可以在不增加芯片尺寸的情况下以二进制模式使用该块。
(3)在使用多进制技术的擦除中，在单元的擦除后执行软程序。由于单元的阈值电压可超过0V，因此可靠性比二进制技术低。但是，在通过二进制技术进行的擦除操作中，不执行软程序。由此，可以保证较高的可靠性。
(4)对于为其设置二进制标记的存储块(将以二进制模式被访问的存储块)，使用多进制技术的写入被拒绝并且不能被执行。因此，可以对存储块保证写入速度和可靠性。
(5)可以通过接口(数据输入/输出缓冲器6和命令接口7)将二进制标记数据输出到外部器件。由此，可以容易地从外部器件识别存储块是二进制块还是多进制块。
(6)将二进制标记数据写入各存储单元块中的多个存储单元中。当二进制标记数据被读出时，根据多数理论执行错误校正。由此，可以防止对于存储块的任何识别错误。
如上所述，在根据本实施方式的非易失性半导体存储器件中，当在输入二进制模式命令的同时执行擦除时，将预定的标记数据写入给定存储页面的预定存储单元中，使得该块被识别为二进制模式块。多进制NAND快擦写存储器的写入时间比二进制产品的写入时间长。但是，当一些存储块被选择性地设置为二进制块、并通过SB方法被写入访问时，可以缩短对于各块的写入时间。尤其是，当将诸如被频繁改写的FAT的块设为二进制模式块时，可以增加写入速度。另外，由于二进制模式的可靠性比多进制模式的可靠性高，因此还可以保证可靠性。并且，当将标记数据写入多个存储单元中、并在读出标记数据的过程中根据多数理论执行错误校正时，可以进一步增加可靠性。由于可以将标记数据输出到外部器件，因此，可以容易地从外部器件确认设置为二进制模式的块。
采用这种配置，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。
在以上实施方式中，作为非易失性半导体存储器件的例子已说明了NAND快擦写存储器。但是，也可将本发明应用于其中嵌入NAND快擦写存储器和逻辑电路的半导体集成电路器件、或其中在一个芯片上形成系统的称为SOC的半导体集成电路器件。还可将本发明应用于其中在卡形外壳上安装非易失性半导体存储器件的IC卡或记忆卡、或诸如使用记忆卡的系统的各种存储系统。
如上所述，根据本发明的一个方面，可以自由地选择存储单元阵列中的各存储块，并可根据第一或第二写入次序写入数据。可以将标记数据放在任意存储块的任意存储页面中，因此可将其放在剩余区域中的任何地方。另外，由于将标记数据写入将被写入访问或擦除的存储块中，因此不需要专用的硬件，并可防止芯片尺寸的任何增加。采用这种配置，可以以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块。
根据本发明的实施方式，可以获得可在不增加芯片尺寸的情况下以较高的自由度以二进制模式或多进制模式选择性地操作存储单元阵列中的任意存储块的非易失性半导体存储器件。
本领域技术人员容易想到其它优点和变更方式。因此，本发明就其更宽的方面而言不限于这里示出和说明的具体细节和代表性的实施方式。因此，在不背离由所附的权利要求书及其等同物限定的一般发明概念的精神和范围的情况下，可以进行各种修改。
(对相关申请的交叉引用)
本申请基于在2003年9月29日提交的在先的日本专利申请No.2003-338545，并要求其作为优先权，在此引用其全部内容作为参考。