一种测试时钟信号抖动的片上系统转让专利
申请号 : CN200610032724.X
文献号 : CN1862273B
文献日 : 2010-04-21
发明人 : 余菲
申请人 : 北京大学深圳研究生院
摘要 :
本发明涉及一种测试时钟信号抖动的片上系统及其方法，尤其涉及锁相环抖动的测试。高时间解析度、低振幅、差动信号不受元件变动性影响。包括有N个延时单元的亚阈值电流控制单边延迟线、参考延迟线和测试时钟延迟线，所述亚阈值电流控制单边延迟线的所述每个延时单元输出的时钟信号的上升沿延时等于T/2N加一个本征延时、而下降沿延时为一个本征延时；还包括监测参考时钟信号和测试时钟的相位哪一个先变化的仲裁器，和通过控制电压调整延时的延迟校准器；所述参考延迟线为所述延迟校准器计算所述本征延时提供参考时钟；当第M个所述仲裁器判断所述测试时钟和所述延时单元的时钟的相位先后发生了反转时，输入超前判断翻转器输出信号，则判断所述时钟信号抖动值是M*d。
权利要求 :
1.一种测试时钟信号抖动的片上系统，其特征在于，包括有N个延时单元的亚阈值电流控制单边延迟线、参考延迟线和测试时钟延迟线；还包括仲裁器和延迟校准器；所述亚阈值电流控制单边延迟线的每个延时单元输出的时钟信号的上升沿对输入信号延时为d，其大小等于T/2N加一个本征延时，而下降沿延时为一个本征延时，其中T为输入时钟的周期；所述参考延迟线给所述延迟校准器一个校准参考，同时让积分电路电荷泵充电控制电路有足够的脉冲宽度，让所述延迟校准器能够给亚阈值单边延迟线一个准确的控制电压；所述测试时钟延迟线驱动所述仲裁器、并使得测试时钟延迟线的每个延时单元产生一个本征延时；所述延迟校准器通过改变加在所述亚阈值电流控制单边延迟线的每个所述延时单元上的控制电压调整其延时；所述仲裁器用来监测所述延时单元的时钟信号和所述测试时钟延迟线的测试时钟的相位哪一个先变化；所述参考延迟线为所述延迟校准器计算所述本征延时提供参考时钟；当第M个所述仲裁器判断所述测试时钟和所述延时单元的时钟的相位先后发生了反转时，输入超前判断翻转器输出信号，则判断所述时钟信号抖动值是M*d。
2.根据权利要求1所述的测试时钟信号抖动的片上系统，其特征在于，所述亚阈值电流控制单边延迟线的每个所述延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；测试时钟输入的需要被延时的时钟VIN、参考电压(Vth+vdd/2)和控制电压Vcontrol分别输入两个对接的晶体管，其输出依次连接两对PMOS晶体管和NMOS晶体管，所述控制电压Vcontrol使所述晶体管的工作状态处于亚阈值区域其中Vth为MOS晶体管的阀值电压，vdd为电源电压。
3.根据权利要求2所述的测试时钟信号抖动的片上系统，其特征在于，还包括仲裁信号完成判断器和输入超前判断翻转器，两个微处理器CPU和OUT CPU；所述微处理器OUT CPU发出指令后，所述仲裁器判定是否是测试时钟的相位落后于参考时钟，所述微处理器CPU接收判断完毕结果信号，控制所述仲裁器被复位，仲裁完成信号产生器发出仲裁完成信号之后，所述微处理器CPU发信号给OUT CPU，所述微处理器OUT CPU采样数据，发给外部计算机；如此重复。
4.根据权利要求3所述的测试时钟信号抖动的片上系统，其特征在于，所述仲裁器使用高精度的带复位控制的差分信号放大器来实现。
5.根据权利要求2所述的测试时钟信号抖动的片上系统，其特征在于，所述控制延迟大小的控制电压Vcontrol的产生采用一个与门来检测所述参考延时线和亚阈值电流控制单边延迟线输出的信号相位关系，并连接采用NMOS晶体管MJ和电容C构成的积分电路，该电容C上的电压就是Vcontrol。
说明书 :
技术领域
本发明涉及一种集成电路的片上测试系统和测试方法，具体地说涉及测试时钟信号抖动的片上系统及其方法，尤其涉及锁相环抖动的测试系统和方法。
背景技术
当前集成电路的主要发展趋势是高速度、低功耗、小面积，而随着数字电路速度的不断提高，高频时钟的设计成为了主要矛盾，大规模数字集成电路中甚至可能有一半以上的面积用在了时钟树电路上。为了实现高频的时钟频率，以及其它和高频率应用有关的设计，在大多数场合需要用到锁相环电路(PLL)来实现时钟电路的同步。锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统就是锁相环，简称PLL。
PLL通常用于实现以下四种功能：
-将板级(board-level)时钟合成片上高频时钟。
-改善低纯度(noisy)的时钟，产生更稳定的低抖动时钟。
-将串行通信数据中的数据同步时钟提取出来。
-产生相位先于接收时钟的片上时钟。
锁相环主要由相位比较器(PC)、压控振荡器(VCO)、低通滤波器三部分组成，锁相环的结构框图如图1所示。
图1中压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小输出频率和输入频率之差的方向变化，直至输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定(即同步)称作相位锁定。
锁相环还具有“捕捉”信号的能力，可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输入信号频率，并锁定在这个频率上。如果要求输入信号频率f1不等于输出信号频率f2，而是两者保持一定的关系，例如比例关系或差值关系，则可以在锁相环外部加入一个运算器，以满足不同工作的需要，来实现提高频率的作用。
抖动(Jitter)被定义为信号边缘的位置对于其理想位置的时间上的位移，抖动在数字电路的设计中，是不可忽略的关键考虑。例如当使用以锁相环(PLL)构成的缓冲器时，如果时基抖动的程度过于严重，会使电路在时序设计上损失宝贵的时脉周期，也会造成数据锁定的错误。对于数据传送系统而言，抖动会造成资料传输的错误，降低系统的整体可靠度。
为了设计出合理的锁相环电路，测试显得特别的重要。要测试一个信号，通常需要一个比测试信号频率更高的信号频率。因为集成在电路内部的锁相环能实现的几乎是最高频率，所以锁相环测试是很难的。
而且，对于片上集成的PLL系统，将信号的引出本身也是一个很困难的过程，因为如此高频的信号会在集成电路的引脚处出现很大的失真，因为引脚处寄生有很大的电容电感效应。采用外部测试仪器测试锁相环，将无可避免地引入较长的时延路径，导致的延时及噪声对于锁相环高频时钟的周期来说是相当大的，这就是目前ATE(自动测试仪器)不能很好地测试锁相环的原因。
解决问题的办法是内建自测试(BIST built-in self-test)系统。将抖动测试系统和被测锁相环放置在同一芯片上，即测试部件置于被测试集成电路的内部，路径的大大缩短使得进入延迟(access delay)仅在亚纳秒级，这样将更易于打开锁相环的环路。同时，可以在硬件上配合锁相环，并且无需增加用于将信号传输到片外的缓冲驱动器。在芯片内部加入测试专用电路符合可测试性设计(Design for Testability，DFT)的理念，可以大幅度地降低生产测试所需的成本与时间。
所以，要想测量出PLL电路的抖动，比较合理的做法就是在集成电路芯片内部实现对PLL电路的测量，即使用针对锁相环抖动的片上测试芯片电路(On-Chip Jitter MeasurementCircuit for the PLL)。
对于集成电路芯片的设计人员来说，如何在电路中集成锁相环的抖动的测量电路是一个很大的困难，由于没有好的电路结构，使得锁相环电路设计的成本(尤其测试成本)非常的高，所以设计好抖动的测量电路会使得设计的成本非常有效的降低。
目前，集成电路产业提高系统整合度的趋势也意味着高速序列单元将会变成芯片的标准接口模块(I/O interface macro)。因此，有效测试这些高速序列收发器的技术也是亟待解决的问题。
从测量方法学的角度来看，传统的抖动测量可以分为数字方法和模拟方法两大类。
模拟方法是将串行数字信号的每个脉冲宽度转换成电压信号，再利用滤波器过滤该电压信号，所过滤的电压改变量即为抖动量，此方法的缺点是所使用的开关的切换速度大大地影响测量结果，且高速的切换开关不易实现。
数字方法是将输入的串行数字信号先整形，再计算整形后波形的每个脉冲宽度所出现的参考时钟的脉冲数，然后找出所计算的脉冲数的差值作为抖动量，此方法的缺点是在计数高频的串行数字信号时，必须提供更高频率的参考时钟。
一种可行的新的思想是采用延迟线技术。延迟线技术用于测量抖动是一个非常有希望的进步，方法是利用可变的延迟线求出一个常态分布的抖动，在其累积密度函数曲线(CDFcurve)上15.9％与84.1％两个点的延迟差异，藉以推导出抖动的标准差。为了解决可变延迟线线性度限制的问题，可以采用不受元件变动性影响的延迟线架构，缺点是需要较长的测试时间。
“Vernier Delay line”是一种非常新颖有效的延迟线测量方法。所谓Vernier Delay line的含义是采用类似“游标卡尺”原理的延迟线来测量抖动。物理学上常采用游标卡尺来测量精密的长度大小，游标卡尺的原理是利用主尺和游标尺的单位刻度的“长度差”来区分一个细小的长度的。而Vernier Delay line的测量办法也是构建2条延迟线，利用两条延迟线每个延迟单元的延迟不同来区分一个细小的抖动，其基本原理参见图2。我们假设图中“DCDC”是一条延迟较大的延迟线，而“FDC”是一条延迟较小的延迟线，每一个延迟线都有N个延迟单元，我们假设DCDC延迟线上每个延迟单元的延迟时间为t1，而FDC延迟线的每个延迟单元的延迟时间为t2，我们令dt＝t1-t2。那么，如果进入FDC和DCDC的两个信号之间的抖动是jt，由于我们FDC和DCDC的延迟大小不同，所以经过延迟单元以后，两个信号之间的抖动会逐渐的减小。每经过一个延迟单元，抖动就减小dt。如果经过n个延迟单元之后，抖动减小到0，则我们可以知道抖动的大小jt＝n*dt。
PLL通常用于实现以下四种功能：
-将板级(board-level)时钟合成片上高频时钟。
-改善低纯度(noisy)的时钟，产生更稳定的低抖动时钟。
-将串行通信数据中的数据同步时钟提取出来。
-产生相位先于接收时钟的片上时钟。
锁相环主要由相位比较器(PC)、压控振荡器(VCO)、低通滤波器三部分组成，锁相环的结构框图如图1所示。
图1中压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小输出频率和输入频率之差的方向变化，直至输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定(即同步)称作相位锁定。
锁相环还具有“捕捉”信号的能力，可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输入信号频率，并锁定在这个频率上。如果要求输入信号频率f1不等于输出信号频率f2，而是两者保持一定的关系，例如比例关系或差值关系，则可以在锁相环外部加入一个运算器，以满足不同工作的需要，来实现提高频率的作用。
抖动(Jitter)被定义为信号边缘的位置对于其理想位置的时间上的位移，抖动在数字电路的设计中，是不可忽略的关键考虑。例如当使用以锁相环(PLL)构成的缓冲器时，如果时基抖动的程度过于严重，会使电路在时序设计上损失宝贵的时脉周期，也会造成数据锁定的错误。对于数据传送系统而言，抖动会造成资料传输的错误，降低系统的整体可靠度。
为了设计出合理的锁相环电路，测试显得特别的重要。要测试一个信号，通常需要一个比测试信号频率更高的信号频率。因为集成在电路内部的锁相环能实现的几乎是最高频率，所以锁相环测试是很难的。
而且，对于片上集成的PLL系统，将信号的引出本身也是一个很困难的过程，因为如此高频的信号会在集成电路的引脚处出现很大的失真，因为引脚处寄生有很大的电容电感效应。采用外部测试仪器测试锁相环，将无可避免地引入较长的时延路径，导致的延时及噪声对于锁相环高频时钟的周期来说是相当大的，这就是目前ATE(自动测试仪器)不能很好地测试锁相环的原因。
解决问题的办法是内建自测试(BIST built-in self-test)系统。将抖动测试系统和被测锁相环放置在同一芯片上，即测试部件置于被测试集成电路的内部，路径的大大缩短使得进入延迟(access delay)仅在亚纳秒级，这样将更易于打开锁相环的环路。同时，可以在硬件上配合锁相环，并且无需增加用于将信号传输到片外的缓冲驱动器。在芯片内部加入测试专用电路符合可测试性设计(Design for Testability，DFT)的理念，可以大幅度地降低生产测试所需的成本与时间。
所以，要想测量出PLL电路的抖动，比较合理的做法就是在集成电路芯片内部实现对PLL电路的测量，即使用针对锁相环抖动的片上测试芯片电路(On-Chip Jitter MeasurementCircuit for the PLL)。
对于集成电路芯片的设计人员来说，如何在电路中集成锁相环的抖动的测量电路是一个很大的困难，由于没有好的电路结构，使得锁相环电路设计的成本(尤其测试成本)非常的高，所以设计好抖动的测量电路会使得设计的成本非常有效的降低。
目前，集成电路产业提高系统整合度的趋势也意味着高速序列单元将会变成芯片的标准接口模块(I/O interface macro)。因此，有效测试这些高速序列收发器的技术也是亟待解决的问题。
从测量方法学的角度来看，传统的抖动测量可以分为数字方法和模拟方法两大类。
模拟方法是将串行数字信号的每个脉冲宽度转换成电压信号，再利用滤波器过滤该电压信号，所过滤的电压改变量即为抖动量，此方法的缺点是所使用的开关的切换速度大大地影响测量结果，且高速的切换开关不易实现。
数字方法是将输入的串行数字信号先整形，再计算整形后波形的每个脉冲宽度所出现的参考时钟的脉冲数，然后找出所计算的脉冲数的差值作为抖动量，此方法的缺点是在计数高频的串行数字信号时，必须提供更高频率的参考时钟。
一种可行的新的思想是采用延迟线技术。延迟线技术用于测量抖动是一个非常有希望的进步，方法是利用可变的延迟线求出一个常态分布的抖动，在其累积密度函数曲线(CDFcurve)上15.9％与84.1％两个点的延迟差异，藉以推导出抖动的标准差。为了解决可变延迟线线性度限制的问题，可以采用不受元件变动性影响的延迟线架构，缺点是需要较长的测试时间。
“Vernier Delay line”是一种非常新颖有效的延迟线测量方法。所谓Vernier Delay line的含义是采用类似“游标卡尺”原理的延迟线来测量抖动。物理学上常采用游标卡尺来测量精密的长度大小，游标卡尺的原理是利用主尺和游标尺的单位刻度的“长度差”来区分一个细小的长度的。而Vernier Delay line的测量办法也是构建2条延迟线，利用两条延迟线每个延迟单元的延迟不同来区分一个细小的抖动，其基本原理参见图2。我们假设图中“DCDC”是一条延迟较大的延迟线，而“FDC”是一条延迟较小的延迟线，每一个延迟线都有N个延迟单元，我们假设DCDC延迟线上每个延迟单元的延迟时间为t1，而FDC延迟线的每个延迟单元的延迟时间为t2，我们令dt＝t1-t2。那么，如果进入FDC和DCDC的两个信号之间的抖动是jt，由于我们FDC和DCDC的延迟大小不同，所以经过延迟单元以后，两个信号之间的抖动会逐渐的减小。每经过一个延迟单元，抖动就减小dt。如果经过n个延迟单元之后，抖动减小到0，则我们可以知道抖动的大小jt＝n*dt。
发明内容
本发明的目的在于公开一种测试时钟信号抖动的片上系统及其方法，具有较高的时间解析度、低振幅、差动信号不受元件变动性影响和不需要较长测试时间的优点。
本发明公开的一种测试时钟信号抖动的片上系统，包括有N个延时单元的亚阈值电流控制单边延迟线、参考延迟线和测试时钟延迟线；还包括仲裁器和延迟校准器；所述亚阈值电流控制单边延迟线的所述每个延时单元输出的时钟信号的上升沿延时为d等于T/2N加一个本征延时、而下降沿延时为一个本征延时，其中T为输入时钟的周期；所述参考延迟线给所述延迟校准器一个校准参考，同时让积分电路电荷泵充电控制电路有足够的脉冲宽度，让所述延迟校准器能够给亚阈值单边延迟线一个准确的控制电压；所述测试时钟延迟线驱动所述仲裁器、并使得每个延时单元产生一个本征延时；所述延迟校准器通过改变加在所述亚阈值电流控制单边延迟线的每个所述延时单元上的控制电压调整其延时；所述仲裁器用来监测所述延时单元的时钟信号和所述测试时钟延迟线的测试时钟的相位哪一个先变化；所述参考延迟线为所述延迟校准器计算所述本征延时提供参考时钟；当第M个所述仲裁器判断所述测试时钟和所述延时单元的时钟的相位先后发生了反转时，输入超前判断翻转器输出信号，则判断所述时钟信号抖动值是M*d。
本发明公开的这种测试时钟信号抖动的片上系统，还包括如下附加技术特征：
所述亚阈值电流控制单边延迟线的每个所述延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；测试时钟输入的需要被延时的时钟VIN、参考电压(Vth+vdd/2)和控制电压Vcontrol分别输入两个对接的晶体管，其输出依次连接两对PMOS晶体管和NMOS晶体管，所述控制电压Vcontrol使所述晶体管的工作状态处于亚阈值区域，其中Vth为MOS晶体管的阀值电压，vdd为电源电压。
所述测试时钟信号抖动的片上系统还包括，仲裁信号完成判断器和输入超前判断翻转器，两个微处理器CPU和OUT CPU；所述微处理器OUT CPU发出指令后，所述仲裁器判定是否是测试时钟的相位落后于参考时钟，所述微处理器CPU接收判断完毕结果信号，控制所述仲裁器被复位，所述仲裁完成信号产生器发出仲裁完成信号之后，所述微处理器CPU发信号给OUT CPU，所述微处理器OUT CPU采样数据，发给外部计算机；如此重复。
所述仲裁器使用高精度的可以带复位控制的差分信号放大器来实现。
所述控制延迟大小的控制电压Vcontrol的产生采用一个与门来检测所述参考延时线和亚阈值电流控制单边延迟线输出的信号相位关系，并连接采用NMOS晶体管MJ和电容C构成的积分电路，该电容C上的电压就是Vcontrol。
本发明公开的一种测试时钟信号抖动的片上方法，包括构建有N个延时单元的亚阈值电流控制单边延迟线、同时用于驱动仲裁器的测试时钟延迟线和参考延迟线；构建延迟校准器；测试时钟信号抖动包括如下步骤：第一步，将电路加电，延迟校准器根据输入的测试时钟判断延迟所达到的大小来改变加在每个延时单元上的控制电压，使得电压大小恰好能够使得所述亚阈值电流控制延迟线的每个延迟单元的延迟与所述测试时钟延时线延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟；第二步，延迟校准器上的电荷泵充电结束，延迟校准器开始正常工作；第三步，首先由OUT CPU发出指令，可以采集数据，相位翻转器判定是否是测试时钟的相位落后于参考时钟，如果不是就把它推后半个周期(180度相位)；第四步，CPU接到信号，发出信号给仲裁器，仲裁器被复位，开始判断；如果判断完毕，仲裁完成信号产生器发出信号；第五步，受到仲裁完成信号之后，CPU发信号给OUT CPU，OUT CPU采样数据，发给外部计算机，当计算机接收完成之后，再从第三步开始重复。
本发明的一种测试时钟信号抖动的片上方法，还包括如下技术特征：
利用传输门电路的逻辑阈值损失的原理构建所述亚阈值电流控制单边延迟线的每个所述延时单元，包括两个对接的NMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；利用NMOS晶体管传输低电平，正常传输时钟信号的下降边沿，只有小的本征延迟；利用PMOS晶体管传输高电压，通过控制电压Vcontrol使得PMOS晶体管工作在亚阈值区域，使用亚阈值电流来传输高电平，从而控制时钟信号上升边沿的传输时间，实现的单边延迟。
通过两个微处理器CPU和OUT CPU控制所述测试；所述微处理器OUT CPU发出指令后，所述仲裁器判定是否是测试时钟的相位落后于参考时钟，所述微处理器CPU接收完成仲裁信号产生器发出的判断完毕结果信号，控制所述仲裁器被复位，所述仲裁完成信号产生器发出仲裁完成信号之后，所述微处理器CPU发信号给OUT CPU，所述微处理器OUT CPU采样数据，发给外部计算机；如此重复。
上述N等于10。
本发明公开的这种测试时钟信号抖动的片上系统及其方法，由于采用模拟可控制单边延时线的方法测量抖动，可以满足对于测试规格的极高要求(如时间解析度、低振幅、差动信号)；本发明的延时单元电路由于利用了传输门电路的逻辑阈值损失的原理，利用NMOS传输低电平没有电压损失，利用PMOS来继续传输高电压，控制PMOS工作在亚阈值区域，实现单边延迟。
本发明公开的一种测试时钟信号抖动的片上系统，包括有N个延时单元的亚阈值电流控制单边延迟线、参考延迟线和测试时钟延迟线；还包括仲裁器和延迟校准器；所述亚阈值电流控制单边延迟线的所述每个延时单元输出的时钟信号的上升沿延时为d等于T/2N加一个本征延时、而下降沿延时为一个本征延时，其中T为输入时钟的周期；所述参考延迟线给所述延迟校准器一个校准参考，同时让积分电路电荷泵充电控制电路有足够的脉冲宽度，让所述延迟校准器能够给亚阈值单边延迟线一个准确的控制电压；所述测试时钟延迟线驱动所述仲裁器、并使得每个延时单元产生一个本征延时；所述延迟校准器通过改变加在所述亚阈值电流控制单边延迟线的每个所述延时单元上的控制电压调整其延时；所述仲裁器用来监测所述延时单元的时钟信号和所述测试时钟延迟线的测试时钟的相位哪一个先变化；所述参考延迟线为所述延迟校准器计算所述本征延时提供参考时钟；当第M个所述仲裁器判断所述测试时钟和所述延时单元的时钟的相位先后发生了反转时，输入超前判断翻转器输出信号，则判断所述时钟信号抖动值是M*d。
本发明公开的这种测试时钟信号抖动的片上系统，还包括如下附加技术特征：
所述亚阈值电流控制单边延迟线的每个所述延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；测试时钟输入的需要被延时的时钟VIN、参考电压(Vth+vdd/2)和控制电压Vcontrol分别输入两个对接的晶体管，其输出依次连接两对PMOS晶体管和NMOS晶体管，所述控制电压Vcontrol使所述晶体管的工作状态处于亚阈值区域，其中Vth为MOS晶体管的阀值电压，vdd为电源电压。
所述测试时钟信号抖动的片上系统还包括，仲裁信号完成判断器和输入超前判断翻转器，两个微处理器CPU和OUT CPU；所述微处理器OUT CPU发出指令后，所述仲裁器判定是否是测试时钟的相位落后于参考时钟，所述微处理器CPU接收判断完毕结果信号，控制所述仲裁器被复位，所述仲裁完成信号产生器发出仲裁完成信号之后，所述微处理器CPU发信号给OUT CPU，所述微处理器OUT CPU采样数据，发给外部计算机；如此重复。
所述仲裁器使用高精度的可以带复位控制的差分信号放大器来实现。
所述控制延迟大小的控制电压Vcontrol的产生采用一个与门来检测所述参考延时线和亚阈值电流控制单边延迟线输出的信号相位关系，并连接采用NMOS晶体管MJ和电容C构成的积分电路，该电容C上的电压就是Vcontrol。
本发明公开的一种测试时钟信号抖动的片上方法，包括构建有N个延时单元的亚阈值电流控制单边延迟线、同时用于驱动仲裁器的测试时钟延迟线和参考延迟线；构建延迟校准器；测试时钟信号抖动包括如下步骤：第一步，将电路加电，延迟校准器根据输入的测试时钟判断延迟所达到的大小来改变加在每个延时单元上的控制电压，使得电压大小恰好能够使得所述亚阈值电流控制延迟线的每个延迟单元的延迟与所述测试时钟延时线延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟；第二步，延迟校准器上的电荷泵充电结束，延迟校准器开始正常工作；第三步，首先由OUT CPU发出指令，可以采集数据，相位翻转器判定是否是测试时钟的相位落后于参考时钟，如果不是就把它推后半个周期(180度相位)；第四步，CPU接到信号，发出信号给仲裁器，仲裁器被复位，开始判断；如果判断完毕，仲裁完成信号产生器发出信号；第五步，受到仲裁完成信号之后，CPU发信号给OUT CPU，OUT CPU采样数据，发给外部计算机，当计算机接收完成之后，再从第三步开始重复。
本发明的一种测试时钟信号抖动的片上方法，还包括如下技术特征：
利用传输门电路的逻辑阈值损失的原理构建所述亚阈值电流控制单边延迟线的每个所述延时单元，包括两个对接的NMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；利用NMOS晶体管传输低电平，正常传输时钟信号的下降边沿，只有小的本征延迟；利用PMOS晶体管传输高电压，通过控制电压Vcontrol使得PMOS晶体管工作在亚阈值区域，使用亚阈值电流来传输高电平，从而控制时钟信号上升边沿的传输时间，实现的单边延迟。
通过两个微处理器CPU和OUT CPU控制所述测试；所述微处理器OUT CPU发出指令后，所述仲裁器判定是否是测试时钟的相位落后于参考时钟，所述微处理器CPU接收完成仲裁信号产生器发出的判断完毕结果信号，控制所述仲裁器被复位，所述仲裁完成信号产生器发出仲裁完成信号之后，所述微处理器CPU发信号给OUT CPU，所述微处理器OUT CPU采样数据，发给外部计算机；如此重复。
上述N等于10。
本发明公开的这种测试时钟信号抖动的片上系统及其方法，由于采用模拟可控制单边延时线的方法测量抖动，可以满足对于测试规格的极高要求(如时间解析度、低振幅、差动信号)；本发明的延时单元电路由于利用了传输门电路的逻辑阈值损失的原理，利用NMOS传输低电平没有电压损失，利用PMOS来继续传输高电压，控制PMOS工作在亚阈值区域，实现单边延迟。
附图说明
本发明包括如下附图：
图1是锁相环的结构框图；
图2是测试时钟信号抖动的Vernier Delay line原理图；
图3A、3B、3C、和3D是本发明的单边延时线在不同控制条件下的延时结果；
图4是两个延时单元的电路原理图；
图5是本发明的亚阈值控制单边延迟线结构示意图。
图6是本发明的延迟校准电路。
具体实施方法
下面结合附图对本发明做进一步详细说明。
本发明采用Vernier Delay line的测量办法来测量时钟信号的抖动，本发明实现VernierDelay line的测量办法是采用一种模拟可控制的单边延时线。所谓单边延时，是指控制延时线，使得经过延时线的时钟上升沿退后，而下降沿只有少量推移。
如图3A、3B、3C、和3D是本发明的单边延时线在Vcontrol不同控制条件下的延时结果。图中有空心点的线是参考时钟，而有实心点的线是具有不同Vcontrol延时的延时结果。图3是一个关于单边延迟控制的示意试验的结果，试验采用了0.5um的LEVEL＝2的SPICE参数，图3A的控制条件是：PMOS传输门的控制电压Vcontrol＝0，获得的时钟上升延的延时是Ins；图3B的控制条件是PMOS传输门的控制电压Vcontrol＝1.5v，获得的时钟上升延的延时是5ns；图3C的控制条件是PMOS传输门的控制电压Vcontrol＝1.9v；和图3D的控制条件是PMOS传输门的控制电压Vcontrol＝2.0v，获得的时钟上升延的延时是12ns和24ns。
如图4所示是两个延时单元的电路原理图，图中M1(MbreakerPD)代表一个PMOS晶体管，M2(MbreakerND)代表一个NMOS晶体管；信号(Vth+vdd/2)是参考电压，其中，Vdd是电源电压，Vth是MOS晶体管的阈值电压；Vcontrol是延迟控制电压，这个电压使晶体管的工作状态处于亚阈值电压区域，并且通过调制这个电压来实现单边延迟大小的控制；VIN是输入的需要被延迟的时钟。每个延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；时钟VIN、参考电压(Vth+vdd/2)和Vcontrol输入两个对接的晶体管，其输出依次连接上述两对PMOS晶体管和NMOS晶体管。
图4所示的延时单元电路利用了传输门电路的逻辑阈值损失的原理，NMOS传输低电平没有电压损失，所以当时钟的下降边沿被传输的时候就能正常的得到传输，延迟也只有一个小的本征延迟。但是NMOS传输高电平就有阈值损失，我们在传输门的栅极使用了Vth+vdd/2的控制电压之后，经过NMOS传输门之后的电压大约就只有vdd/2，这样的电压就能让反相器在传输高电平的时候无法完成反转，要想反转反相器的状态，就要靠下面的PMOS来继续传输高电压，对PMOS进行控制，使得PMOS工作在亚阈值区域，只能使用亚阈值电流来传输高电平。而一个MOS的亚阈值电流是被栅极电压非常敏感地控制的，所以这个时候就可以通过调节栅压的大小，从而控制亚阈值电流的大小，再从而控制PMOS使用亚阈值电流传输高电平的时间，也就是我们要实现的单边延迟的时间大小。
正是这种延时单元构成了本发明的延时线。
我们构建N个延时单元(Delay cell)的亚阈值电流延迟线，例如N＝10，使用延迟校准电路使得每个亚阈值电流延迟线的延迟单元与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里延迟指的是上升沿的延迟，T表示测试时钟的周期。本发明的亚阈值电流控制单边延迟线|的一延迟单元是对信号的上升边的相对测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，而下降边的延时大小则是一个“自然的本征延时”。
图5是本发明的测试时钟信号抖动的片上系统原理图。图中画出了亚阈值电流控制单边延迟线以及测试时钟延时线(Testing clock delay line)的结构关系。图中仲裁器就是用来监测哪一个延时线上信号先变化的监测单元，一般可以使用高精度的可以带复位控制的差分信号放大器来实现。
如果在第M个仲裁器中检测到测试时钟和参考时钟的相位先后发生了反转，则可以知道延时大约是M*d，说明测得的抖动值就是M*d，此时因为d已经经过了校准(d＝T/2N)，所以抖动值d＝T/2N*M。
此处抖动值d＝T/2N*M，是相对于时钟周期“T”的，也即这个测量结果是相对参考时钟的精度。此相对大小对于锁相环电路的测试意义更大，因为这样可以测试在不同的时钟条件下的抖动相对大小。
本发明采用亚阈值电流控制单边延迟线结构，其核心的关键在于三条延时线和延迟校准器，以及仲裁器电路。图5是本发明的亚阈值控制单边延迟线结构示意图，包括参考延迟线、有n个单元的亚阈值电流控制单边延迟线和测试时钟延迟线；还包括输入超前判断翻转器，两个数控的CPU还有仲裁信号完成产生器；当测试时钟和参考时钟的相位先后发生了反转时，输入超前判断翻转器输出信号。
本发明另外一个关键的问题就是如何控制亚阈值电流控制单边延迟线的延迟单元相对于测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N。我们采用如图6的电路来实现。图中两个输入分别来自参考时钟延迟线和亚阈值电流控制单边延迟线，输出则是亚阈值延迟线的控制电压Vcontrol。主要的工作原理就是采用一个与门来检测参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位关系。可以从数字逻辑的基本知识得知：X节点的输出是一个占空比不一定等于1的方波，而参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差越小，则占空比越大。如果相位差达到180度，则X节点的占空比为0，也就是说X保持低电平。
在X节点信号的占空比不为0的时候，NMOS晶体管MJ就可以导通，积分电路开始工作，电容C上的电压就开始逐渐升高。由于C上的电压就是控制延迟大小的Vcontrol，所以由于电压的升高就会使得亚阈值电流控制单边延迟线的延迟增加，再导致参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差减增大，只要相位差还没有增大到180度，对电容的充电就会继续，直到电容C上的电压达到某一个数值，使得参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差为180度，MJ对电容的充电也结束，电容上电压保持恒定。
如果我们设计参考时钟延迟线和测试时钟延迟线是一样的结构，它们的延迟大小也是一样的。如果我们的三条延迟线都是有N个延迟单元，那么每个亚阈值电流控制单边延迟线和测试时钟延迟线延迟单元的延迟差应该dt＝(D1-D2)/N，其中D1和D2分别是亚阈值电流控制单边延迟线和测试时钟延迟线的总延迟。而参考时钟延迟线和测试时钟延迟线的延迟大小一样，所以D1-D2就应该等于那么亚阈值电流控制单边延迟线和参考时钟延迟线的总延迟差。由于我们的校准机制，亚阈值电流控制单边延迟线和参考时钟延迟线的相位差为180度，暨延迟为T/2。所以：dt＝(D1-D2)/N＝T/2N。
整个系统的工作过程包括如下步骤：
1.将电路加电，测试时钟输入，延迟校准电路开始工作，根据它判断延迟所达到的大小来改变加在每个延时单元上的控制电压，最后使得电压大小恰好能够使得每个亚阈值电流控制延迟线的延迟单元的延迟与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟。
2.在电路加电一段时间以后，延迟校准器上的电荷泵已经充电结束，延迟校准器开始正常工作。
3.首先由OUT CPU发出指令，可以采集数据，相位翻转器判定是否是测试时钟的相位落后于参考时钟，如果不是就把它推后半个周期(180度相位)。
4.CPU接到信号，发出信号给仲裁器，仲裁器被复位，开始判断。如果判断完毕，仲裁完成信号产生器发出信号。
5.受到仲裁完成信号之后，CPU发信号给OUT CPU，OUT CPU采样数据，发给外部计算机，当计算机接收完成之后，再重复3的步骤。
本发明中三个延时线的作用分别为：
在单边延时线中，每个单元产生一个大小为：T/2N加一个“测试时钟延迟线”单元的本征延时，暨单边延迟线的延迟单元的延迟与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟。
测试时钟延迟线的作用是，第一驱动仲裁器，第二使得每个单元产生一个本征延时。
因为每个单边延时线上的单元能产生的最小延时就是“本征延时”，而如果不做这个测试时钟延迟线，T/2N很可能小于本征延时，给参考时钟也加上延时，每个单边延时线的延时单元的延时就不用实现的那么小了，由于每个测试时钟延迟线单元的延时也是一个本征延时，就保证了我们单边延时线的延时单元的延时大小肯定可以实现。
参考时钟延迟线：为了延迟校准器可以计算出来这个本征延迟的大小，所以要构造这样一个延时线，给延迟校准器一个校准参考，同时让积分电路电荷泵充电控制电路有足够的脉冲宽度。让延迟校准器能够给亚阈值单边延迟线一个准确的控制电压。
本发明的核心创新思想包括：
1.采用亚阈值电压控制延迟单元进行单边延时，从而控制“Vernier Delay line”延迟单元的延迟大小。
2.采用3个延迟线的方式实现每个延迟单元的延迟分配。
3.使用一种延迟校准的方法产生合理的控制电压从而控制延时。
本发明的系统设计中，每个具体的部分也有一套可行的办法，但是办法不是唯一的。主要就是两个数控的CPU还有仲裁信号完成判断器，输入超前反转判断器，以及几个数据总线。
本发明的亚阈值控制单边延迟线结构中，仲裁器的结构是可以改变的，延迟线的基本结构也可以作出细微变化，这是本领域技术人员公知的内容，都属于本发明保护的内容。
图1是锁相环的结构框图；
图2是测试时钟信号抖动的Vernier Delay line原理图；
图3A、3B、3C、和3D是本发明的单边延时线在不同控制条件下的延时结果；
图4是两个延时单元的电路原理图；
图5是本发明的亚阈值控制单边延迟线结构示意图。
图6是本发明的延迟校准电路。
具体实施方法
下面结合附图对本发明做进一步详细说明。
本发明采用Vernier Delay line的测量办法来测量时钟信号的抖动，本发明实现VernierDelay line的测量办法是采用一种模拟可控制的单边延时线。所谓单边延时，是指控制延时线，使得经过延时线的时钟上升沿退后，而下降沿只有少量推移。
如图3A、3B、3C、和3D是本发明的单边延时线在Vcontrol不同控制条件下的延时结果。图中有空心点的线是参考时钟，而有实心点的线是具有不同Vcontrol延时的延时结果。图3是一个关于单边延迟控制的示意试验的结果，试验采用了0.5um的LEVEL＝2的SPICE参数，图3A的控制条件是：PMOS传输门的控制电压Vcontrol＝0，获得的时钟上升延的延时是Ins；图3B的控制条件是PMOS传输门的控制电压Vcontrol＝1.5v，获得的时钟上升延的延时是5ns；图3C的控制条件是PMOS传输门的控制电压Vcontrol＝1.9v；和图3D的控制条件是PMOS传输门的控制电压Vcontrol＝2.0v，获得的时钟上升延的延时是12ns和24ns。
如图4所示是两个延时单元的电路原理图，图中M1(MbreakerPD)代表一个PMOS晶体管，M2(MbreakerND)代表一个NMOS晶体管；信号(Vth+vdd/2)是参考电压，其中，Vdd是电源电压，Vth是MOS晶体管的阈值电压；Vcontrol是延迟控制电压，这个电压使晶体管的工作状态处于亚阈值电压区域，并且通过调制这个电压来实现单边延迟大小的控制；VIN是输入的需要被延迟的时钟。每个延时单元包括两个对接的晶体管，分别为NMOS晶体管和PMOS晶体管，和两对串接于VCC和地之间的一个PMOS晶体管和一个NMOS晶体管；时钟VIN、参考电压(Vth+vdd/2)和Vcontrol输入两个对接的晶体管，其输出依次连接上述两对PMOS晶体管和NMOS晶体管。
图4所示的延时单元电路利用了传输门电路的逻辑阈值损失的原理，NMOS传输低电平没有电压损失，所以当时钟的下降边沿被传输的时候就能正常的得到传输，延迟也只有一个小的本征延迟。但是NMOS传输高电平就有阈值损失，我们在传输门的栅极使用了Vth+vdd/2的控制电压之后，经过NMOS传输门之后的电压大约就只有vdd/2，这样的电压就能让反相器在传输高电平的时候无法完成反转，要想反转反相器的状态，就要靠下面的PMOS来继续传输高电压，对PMOS进行控制，使得PMOS工作在亚阈值区域，只能使用亚阈值电流来传输高电平。而一个MOS的亚阈值电流是被栅极电压非常敏感地控制的，所以这个时候就可以通过调节栅压的大小，从而控制亚阈值电流的大小，再从而控制PMOS使用亚阈值电流传输高电平的时间，也就是我们要实现的单边延迟的时间大小。
正是这种延时单元构成了本发明的延时线。
我们构建N个延时单元(Delay cell)的亚阈值电流延迟线，例如N＝10，使用延迟校准电路使得每个亚阈值电流延迟线的延迟单元与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里延迟指的是上升沿的延迟，T表示测试时钟的周期。本发明的亚阈值电流控制单边延迟线|的一延迟单元是对信号的上升边的相对测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，而下降边的延时大小则是一个“自然的本征延时”。
图5是本发明的测试时钟信号抖动的片上系统原理图。图中画出了亚阈值电流控制单边延迟线以及测试时钟延时线(Testing clock delay line)的结构关系。图中仲裁器就是用来监测哪一个延时线上信号先变化的监测单元，一般可以使用高精度的可以带复位控制的差分信号放大器来实现。
如果在第M个仲裁器中检测到测试时钟和参考时钟的相位先后发生了反转，则可以知道延时大约是M*d，说明测得的抖动值就是M*d，此时因为d已经经过了校准(d＝T/2N)，所以抖动值d＝T/2N*M。
此处抖动值d＝T/2N*M，是相对于时钟周期“T”的，也即这个测量结果是相对参考时钟的精度。此相对大小对于锁相环电路的测试意义更大，因为这样可以测试在不同的时钟条件下的抖动相对大小。
本发明采用亚阈值电流控制单边延迟线结构，其核心的关键在于三条延时线和延迟校准器，以及仲裁器电路。图5是本发明的亚阈值控制单边延迟线结构示意图，包括参考延迟线、有n个单元的亚阈值电流控制单边延迟线和测试时钟延迟线；还包括输入超前判断翻转器，两个数控的CPU还有仲裁信号完成产生器；当测试时钟和参考时钟的相位先后发生了反转时，输入超前判断翻转器输出信号。
本发明另外一个关键的问题就是如何控制亚阈值电流控制单边延迟线的延迟单元相对于测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N。我们采用如图6的电路来实现。图中两个输入分别来自参考时钟延迟线和亚阈值电流控制单边延迟线，输出则是亚阈值延迟线的控制电压Vcontrol。主要的工作原理就是采用一个与门来检测参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位关系。可以从数字逻辑的基本知识得知：X节点的输出是一个占空比不一定等于1的方波，而参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差越小，则占空比越大。如果相位差达到180度，则X节点的占空比为0，也就是说X保持低电平。
在X节点信号的占空比不为0的时候，NMOS晶体管MJ就可以导通，积分电路开始工作，电容C上的电压就开始逐渐升高。由于C上的电压就是控制延迟大小的Vcontrol，所以由于电压的升高就会使得亚阈值电流控制单边延迟线的延迟增加，再导致参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差减增大，只要相位差还没有增大到180度，对电容的充电就会继续，直到电容C上的电压达到某一个数值，使得参考时钟延迟线和亚阈值电流控制单边延迟线输出的信号相位差为180度，MJ对电容的充电也结束，电容上电压保持恒定。
如果我们设计参考时钟延迟线和测试时钟延迟线是一样的结构，它们的延迟大小也是一样的。如果我们的三条延迟线都是有N个延迟单元，那么每个亚阈值电流控制单边延迟线和测试时钟延迟线延迟单元的延迟差应该dt＝(D1-D2)/N，其中D1和D2分别是亚阈值电流控制单边延迟线和测试时钟延迟线的总延迟。而参考时钟延迟线和测试时钟延迟线的延迟大小一样，所以D1-D2就应该等于那么亚阈值电流控制单边延迟线和参考时钟延迟线的总延迟差。由于我们的校准机制，亚阈值电流控制单边延迟线和参考时钟延迟线的相位差为180度，暨延迟为T/2。所以：dt＝(D1-D2)/N＝T/2N。
整个系统的工作过程包括如下步骤：
1.将电路加电，测试时钟输入，延迟校准电路开始工作，根据它判断延迟所达到的大小来改变加在每个延时单元上的控制电压，最后使得电压大小恰好能够使得每个亚阈值电流控制延迟线的延迟单元的延迟与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟。
2.在电路加电一段时间以后，延迟校准器上的电荷泵已经充电结束，延迟校准器开始正常工作。
3.首先由OUT CPU发出指令，可以采集数据，相位翻转器判定是否是测试时钟的相位落后于参考时钟，如果不是就把它推后半个周期(180度相位)。
4.CPU接到信号，发出信号给仲裁器，仲裁器被复位，开始判断。如果判断完毕，仲裁完成信号产生器发出信号。
5.受到仲裁完成信号之后，CPU发信号给OUT CPU，OUT CPU采样数据，发给外部计算机，当计算机接收完成之后，再重复3的步骤。
本发明中三个延时线的作用分别为：
在单边延时线中，每个单元产生一个大小为：T/2N加一个“测试时钟延迟线”单元的本征延时，暨单边延迟线的延迟单元的延迟与测试时钟延时线(Testing clock delay line)延迟单元的延时差为dt＝T/2N，这里的延迟都指上升沿的延迟。
测试时钟延迟线的作用是，第一驱动仲裁器，第二使得每个单元产生一个本征延时。
因为每个单边延时线上的单元能产生的最小延时就是“本征延时”，而如果不做这个测试时钟延迟线，T/2N很可能小于本征延时，给参考时钟也加上延时，每个单边延时线的延时单元的延时就不用实现的那么小了，由于每个测试时钟延迟线单元的延时也是一个本征延时，就保证了我们单边延时线的延时单元的延时大小肯定可以实现。
参考时钟延迟线：为了延迟校准器可以计算出来这个本征延迟的大小，所以要构造这样一个延时线，给延迟校准器一个校准参考，同时让积分电路电荷泵充电控制电路有足够的脉冲宽度。让延迟校准器能够给亚阈值单边延迟线一个准确的控制电压。
本发明的核心创新思想包括：
1.采用亚阈值电压控制延迟单元进行单边延时，从而控制“Vernier Delay line”延迟单元的延迟大小。
2.采用3个延迟线的方式实现每个延迟单元的延迟分配。
3.使用一种延迟校准的方法产生合理的控制电压从而控制延时。
本发明的系统设计中，每个具体的部分也有一套可行的办法，但是办法不是唯一的。主要就是两个数控的CPU还有仲裁信号完成判断器，输入超前反转判断器，以及几个数据总线。
本发明的亚阈值控制单边延迟线结构中，仲裁器的结构是可以改变的，延迟线的基本结构也可以作出细微变化，这是本领域技术人员公知的内容，都属于本发明保护的内容。