具有槽型结构的半导体器件及其制造方法转让专利
申请号 : CN200610101404.5
文献号 : CN1881612B
文献日 : 2010-04-14
发明人 : 中村胜光
申请人 : 三菱电机株式会社
摘要 :
在具有槽型MOS栅结构的MOS栅功率器件等的半导体器件中，使槽内壁上形成的栅氧化膜的特性得到改善。形成从槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜，同时形成从槽的内部突出并延伸到沿所述半导体衬底的主面的外表面的栅。此外，从槽的开口部到外表面将栅氧化膜形成得较厚，在槽的开口部处将栅作成剖面收缩的形状。
权利要求 :
1.一种具有槽型结构的半导体器件，其特征在于，具有：已形成于半导体衬底的主面上的槽；至少已形成于所述槽的内表面上的绝缘膜；和至少形成于所述槽的内部并注入了氮的导电部。
2.如权利要求1所述的具有槽型结构的半导体器件，其特征在于：将所述半导体衬底定为硅半导体衬底，将所述绝缘膜定为氧化硅膜，将所述导电部定为多晶硅导体。
3.如权利要求1或2所述的具有槽型结构的半导体器件，其特征在于：将所述半导体衬底的所述槽侧面作为沟道，将所述绝缘膜作为栅氧化膜，将所述导电部作为栅。
4.一种具有槽型结构的半导体器件的制造方法，其特征在于，包括：在半导体衬底的主面上形成槽的工序；至少在所述槽的内表面上形成绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜并对该导电膜注入氮的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
说明书 :
技术领域
本发明涉及使用槽型结构作为MOS栅的半导体器件及其制造方法。更详细地说，涉及改善了在槽内壁上形成的栅氧化膜特性的半导体器件及其制造方法。
背景技术
图16是用于说明使用槽作为MOS栅的现有的功率器件(例如IGBT：绝缘栅型双极型晶体管)的结构及其制造方法。图16(a)是表示槽的排列的概念图，图16(b)是沿图16(a)的A-A’线的槽的长边方向的功率器件的剖面图，图16(c)是沿横切图16(a)的B-B’线的槽的垂直线的功率器件的剖面图。
在图中，1表示n-型扩散层，2表示n型扩散层，3表示p+型高浓度扩散层，4表示p型基极层，5表示n+型发射极层，7表示槽，11表示栅氧化膜，12表示栅，15表示氧化硅膜，16和17表示层间膜，18表示p+区，19表示硅化物层，20表示阻挡金属，21表示铝。
在这种现有的槽型MOS栅结构中，如图16(c)所示，栅12的表面位于硅衬底的表面之下，换言之，位于槽开口面之下。
此外，为了比较起见，图17示出现有的平面MOS栅结构。由于与图16相同的符号分别表示相同或相当的部分，故省略其详细的说明。
图18～图20是表示作为MOS栅使用槽的现有的功率器件(IGBT：绝缘栅型双极型晶体管)的制造工序的图。
如关于制造方法进行说明的话，则首先如图18(a)所示，在硅等的半导体衬底30的n-型区1的下表面形成n型区2和p+型区3，在上表面形成p型杂质区4。再者在其上有选择地形成n+型高杂质浓度区5。其后，形成贯通p型区4和n+型区5的槽7。其后，对该槽的内表面和开口部进行平滑化处理。
其次，如图18(b)所示，从槽7的内部到衬底30的表面形成氧化硅膜11。该氧化硅膜11成为栅氧化膜。
其次，如图18(c)所示，在衬底30的整个表面上形成低电阻的多晶硅膜作为栅电极材料12，也填充到槽7中。
其次，如图18(d)所示，对栅电极材料12进行图形刻蚀，在槽7的内部形成栅12。
其次，如图19(a)所示，在栅12上形成氧化硅膜15。
其次，如图19(b)所示，在该衬底30的整个面上形成CVD膜16和17作为层间绝缘膜。
其次，如图19(c)所示，利用刻蚀对氧化膜16、17进行整形，形成槽型MOS栅。
其次，如图20所示，使用溅射法、灯退火等形成硅化物层19、阻挡金属20、铝21。此外，形成电极22。这样就完成了具有槽型结构的IGBT。
在如以上所述那样制造的、图16中示出的现有的器件结构中，在图16(b)的剖面图中图示的C区的槽开孔部中，Si/SiO2的界面形状中出现凸状部分。此外，在图示的C、D区中产生栅氧化膜11的薄膜化现象，导致在槽7的内壁上形成的栅氧化膜11的氧化膜特性和可靠性的变坏。
此外的图18(b)的工序中，由于在形成栅氧化膜11时，在槽7的侧面形成了n+型发射极层5和p型基极层4，故扩散层的掺杂剂会扩散到栅氧化膜11中，使栅氧化膜特性或可靠性变坏.
在图中，1表示n-型扩散层，2表示n型扩散层，3表示p+型高浓度扩散层，4表示p型基极层，5表示n+型发射极层，7表示槽，11表示栅氧化膜，12表示栅，15表示氧化硅膜，16和17表示层间膜，18表示p+区，19表示硅化物层，20表示阻挡金属，21表示铝。
在这种现有的槽型MOS栅结构中，如图16(c)所示，栅12的表面位于硅衬底的表面之下，换言之，位于槽开口面之下。
此外，为了比较起见，图17示出现有的平面MOS栅结构。由于与图16相同的符号分别表示相同或相当的部分，故省略其详细的说明。
图18～图20是表示作为MOS栅使用槽的现有的功率器件(IGBT：绝缘栅型双极型晶体管)的制造工序的图。
如关于制造方法进行说明的话，则首先如图18(a)所示，在硅等的半导体衬底30的n-型区1的下表面形成n型区2和p+型区3，在上表面形成p型杂质区4。再者在其上有选择地形成n+型高杂质浓度区5。其后，形成贯通p型区4和n+型区5的槽7。其后，对该槽的内表面和开口部进行平滑化处理。
其次，如图18(b)所示，从槽7的内部到衬底30的表面形成氧化硅膜11。该氧化硅膜11成为栅氧化膜。
其次，如图18(c)所示，在衬底30的整个表面上形成低电阻的多晶硅膜作为栅电极材料12，也填充到槽7中。
其次，如图18(d)所示，对栅电极材料12进行图形刻蚀，在槽7的内部形成栅12。
其次，如图19(a)所示，在栅12上形成氧化硅膜15。
其次，如图19(b)所示，在该衬底30的整个面上形成CVD膜16和17作为层间绝缘膜。
其次，如图19(c)所示，利用刻蚀对氧化膜16、17进行整形，形成槽型MOS栅。
其次，如图20所示，使用溅射法、灯退火等形成硅化物层19、阻挡金属20、铝21。此外，形成电极22。这样就完成了具有槽型结构的IGBT。
在如以上所述那样制造的、图16中示出的现有的器件结构中，在图16(b)的剖面图中图示的C区的槽开孔部中，Si/SiO2的界面形状中出现凸状部分。此外，在图示的C、D区中产生栅氧化膜11的薄膜化现象，导致在槽7的内壁上形成的栅氧化膜11的氧化膜特性和可靠性的变坏。
此外的图18(b)的工序中，由于在形成栅氧化膜11时，在槽7的侧面形成了n+型发射极层5和p型基极层4，故扩散层的掺杂剂会扩散到栅氧化膜11中，使栅氧化膜特性或可靠性变坏.
发明内容
本发明是为了解决这些问题而提出的，其目的在于得到在作为MOS栅使用槽的功率器件等的半导体器件中，使槽内壁上形成的栅氧化膜等的绝缘膜的特性得到改善的器件结构及其制造方法。
本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜；和从所述槽的内部延伸到沿所述半导体衬底的主面的外表面的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，将所述绝缘膜从所述槽的开口部开始在所述外表面的部分处形成得较厚，所述导电部具有在所述槽的开口部分处剖面收缩的形状。
此外，本发明的具有槽型结构的半导体器件的特征在于，在相邻的槽之间分别连续地形成所述绝缘膜和所述导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，在夹住所述绝缘膜的全部电容器面积中，夹住沿所述半导体衬底的主面的外表面的绝缘膜部分的电容器面积为5％以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，在所述绝缘膜的全部栅边缘的长度中，所述外延部的绝缘膜部分的栅边缘的长度为30％以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜；和至少在所述槽的内部被形成的导电部，将所述绝缘膜的在所述外表面的厚度形成得比在所述内表面的厚度厚2倍以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；至少在所述槽的内表面上被形成并在热氧化膜上层叠了CVD膜的2层结构、或在所述槽的内表面上被形成并在CVD膜上层叠了热氧化膜的2层结构、或在热氧化膜上层叠了CVD膜再层叠了热氧化膜的3层结构的绝缘膜；和至少在所述槽的内部被形成了的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；至少在所述槽的内表面上被形成了的绝缘膜；和至少在所述槽的内部被形成并注入了氮的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，将所述半导体衬底定为硅半导体衬底，将所述绝缘膜定为氧化硅膜，将所述导电膜定为多晶硅导体。
此外，本发明的具有槽型结构的半导体器件的特征在于，以所述半导体衬底的所述槽侧面作为沟道，以所述绝缘膜作为栅氧化膜，以所述导电膜作为栅。
其次，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；形成从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和以刻蚀方式除去离所述导电膜的所述槽的规定距离的部分，以便使所述导电膜从所述槽内部延伸到沿所述半导体衬底的主面的外表面的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；形成从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的第1绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成了第1导电膜之后从以刻蚀方式除去所述第1导电膜直到低于所述槽的开口面的位置，从而形成第1导电部的工序；在所述半导体衬底的整个主面上形成了第2绝缘膜之后在所述第1绝缘膜上留下所述第2绝缘膜并形成到达所述槽中的所述第1导电部的开孔的工序；和在所述开孔中形成到达所述第1导电部的第2导电部的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，所述绝缘膜和所述导电膜在相邻的槽之间连续地形成。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，这样来形成所述绝缘膜和所述导电膜，使得在夹住所述绝缘膜的全部电容器面积中，夹住沿所述半导体衬底的主面的外表面的绝缘膜部分的电容器面积为5％以上。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，这样来形成所述绝缘膜和所述导电膜，使得在所述绝缘膜的全部栅边缘的长度中，沿所述半导体衬底的主表面的外表面的绝缘膜部分的栅边缘的长度为30％以上。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；使绝缘膜从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面，并且使绝缘膜在所述外表面的厚度为在所述内表面的厚度的2倍以上这样的方式来形成的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；至少在所述槽的内表面上形成热氧化膜并在该热氧化膜上层叠CVD膜的工序或在所述槽的内表面上层叠CVD膜并在该CVD膜上形成热氧化膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在所述CVD膜上再层叠热氧化膜的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；至少在所述槽的内表面上形成绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜并对该导电膜注入氮的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；在所述槽的底部注入杂质的工序；至少在所述槽的内表面上形成绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的整个面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于：使用硅半导体衬底作为所述半导体衬底，形成氧化硅膜作为所述绝缘膜，形成硅多晶硅导体作为所述导电膜。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于：以所述半导体衬底的所述槽侧面作为沟道，以所述绝缘膜作为栅绝缘膜，以所述导电膜作为栅来形成。
本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜；和从所述槽的内部延伸到沿所述半导体衬底的主面的外表面的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，将所述绝缘膜从所述槽的开口部开始在所述外表面的部分处形成得较厚，所述导电部具有在所述槽的开口部分处剖面收缩的形状。
此外，本发明的具有槽型结构的半导体器件的特征在于，在相邻的槽之间分别连续地形成所述绝缘膜和所述导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，在夹住所述绝缘膜的全部电容器面积中，夹住沿所述半导体衬底的主面的外表面的绝缘膜部分的电容器面积为5％以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，在所述绝缘膜的全部栅边缘的长度中，所述外延部的绝缘膜部分的栅边缘的长度为30％以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜；和至少在所述槽的内部被形成的导电部，将所述绝缘膜的在所述外表面的厚度形成得比在所述内表面的厚度厚2倍以上。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；至少在所述槽的内表面上被形成并在热氧化膜上层叠了CVD膜的2层结构、或在所述槽的内表面上被形成并在CVD膜上层叠了热氧化膜的2层结构、或在热氧化膜上层叠了CVD膜再层叠了热氧化膜的3层结构的绝缘膜；和至少在所述槽的内部被形成了的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，具备：在半导体衬底的主面上被形成了的槽；至少在所述槽的内表面上被形成了的绝缘膜；和至少在所述槽的内部被形成并注入了氮的导电部。
此外，本发明的具有槽型结构的半导体器件的特征在于，将所述半导体衬底定为硅半导体衬底，将所述绝缘膜定为氧化硅膜，将所述导电膜定为多晶硅导体。
此外，本发明的具有槽型结构的半导体器件的特征在于，以所述半导体衬底的所述槽侧面作为沟道，以所述绝缘膜作为栅氧化膜，以所述导电膜作为栅。
其次，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；形成从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和以刻蚀方式除去离所述导电膜的所述槽的规定距离的部分，以便使所述导电膜从所述槽内部延伸到沿所述半导体衬底的主面的外表面的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；形成从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面的第1绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成了第1导电膜之后从以刻蚀方式除去所述第1导电膜直到低于所述槽的开口面的位置，从而形成第1导电部的工序；在所述半导体衬底的整个主面上形成了第2绝缘膜之后在所述第1绝缘膜上留下所述第2绝缘膜并形成到达所述槽中的所述第1导电部的开孔的工序；和在所述开孔中形成到达所述第1导电部的第2导电部的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，所述绝缘膜和所述导电膜在相邻的槽之间连续地形成。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，这样来形成所述绝缘膜和所述导电膜，使得在夹住所述绝缘膜的全部电容器面积中，夹住沿所述半导体衬底的主面的外表面的绝缘膜部分的电容器面积为5％以上。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于，这样来形成所述绝缘膜和所述导电膜，使得在所述绝缘膜的全部栅边缘的长度中，沿所述半导体衬底的主表面的外表面的绝缘膜部分的栅边缘的长度为30％以上。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；使绝缘膜从所述槽的内表面延伸到沿所述半导体衬底的主面的外表面，并且使绝缘膜在所述外表面的厚度为在所述内表面的厚度的2倍以上这样的方式来形成的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；至少在所述槽的内表面上形成热氧化膜并在该热氧化膜上层叠CVD膜的工序或在所述槽的内表面上层叠CVD膜并在该CVD膜上形成热氧化膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在所述CVD膜上再层叠热氧化膜的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；至少在所述槽的内表面上形成绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的主面上形成导电膜并对该导电膜注入氮的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于包括：在半导体衬底的主面上形成槽的工序；在所述槽的底部注入杂质的工序；至少在所述槽的内表面上形成绝缘膜的工序；在包括所述槽的内部的所述半导体衬底的整个面上形成导电膜的工序；和对应于所述槽对所述导电膜进行图形刻蚀的工序。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于：使用硅半导体衬底作为所述半导体衬底，形成氧化硅膜作为所述绝缘膜，形成硅多晶硅导体作为所述导电膜。
此外，本发明的具有槽型结构的半导体器件的制造方法的特征在于：以所述半导体衬底的所述槽侧面作为沟道，以所述绝缘膜作为栅绝缘膜，以所述导电膜作为栅来形成。
附图说明
图1是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图2是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图3是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图4是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图5是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图6是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图7是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图8是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图9是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图10是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图11是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图12是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图13是示出本发明的实施例4的具有槽型结构的半导体器件的制造工序的剖面图。
图14是示出本发明的实施例4的具有槽型结构的半导体器件的制造工序的剖面图。
图15是示出本发明的实施例7的具有槽型结构的半导体器件的制造工序的剖面图。
图16是示出现有的槽型MOS栅结构的半导体器件的剖面图.
图17是示出现有的平面型MOS栅结构的半导体器件的剖面图。
图18是示出现有的槽型MOS栅结构的制造工序的剖面图。
图19是示出现有的槽型MOS栅结构的制造工序的剖面图。
图20是示出现有的槽型MOS栅结构的制造工序的剖面图。
图2是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图3是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图4是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图5是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图6是示出本发明的实施例1的具有槽型结构的半导体器件的制造工序的剖面图。
图7是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图8是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图9是示出本发明的实施例2的具有槽型结构的半导体器件的制造工序的剖面图。
图10是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图11是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图12是示出本发明的实施例3的具有槽型结构的半导体器件的制造工序的剖面图。
图13是示出本发明的实施例4的具有槽型结构的半导体器件的制造工序的剖面图。
图14是示出本发明的实施例4的具有槽型结构的半导体器件的制造工序的剖面图。
图15是示出本发明的实施例7的具有槽型结构的半导体器件的制造工序的剖面图。
图16是示出现有的槽型MOS栅结构的半导体器件的剖面图.
图17是示出现有的平面型MOS栅结构的半导体器件的剖面图。
图18是示出现有的槽型MOS栅结构的制造工序的剖面图。
图19是示出现有的槽型MOS栅结构的制造工序的剖面图。
图20是示出现有的槽型MOS栅结构的制造工序的剖面图。
具体实施方式
实施例1
图1～图6是用于说明本发明的实施例1的具有槽型结构的半导体器件的制造方法和结构的图。以下，作为半导体器件，以具有槽型MOS栅结构的IGBT为例进行说明。
首先，从制造方法开始进行说明，之后说明其结构。
图1(a)～图6(b)是每个制造工序的槽的横剖面的图，相当于现有例中已说明的图16(a)的槽平面图的B-B’线的横剖面。因为存在图面的各页中必须附以不同的图号码的制约，故示出了图2(a)接着图1(d)、3(a)接着图2(d)、4(a)接着图3(d)、5(a)接着图4(d)、6(a)接着图5(d)的一系列的工序。
首先，在图1(a)中示出的半导体衬底30中，1是n-型低浓度扩散层(浓度：1×1012～1×1014cm-3，深度：40～600微米)，2是n型扩散层(峰值浓度：1×1018cm-3以下，扩散深度：p+型高浓度扩散层3的扩散深度以上400微米以下)，3是p+型高浓度扩散层(表面浓度：2×1018cm-3以上，扩散深度：1微米以上并在n型扩散层2的扩散深度以下)。其中，关于扩散层1、2、3，可以用注入、扩散来形成，用外延生长来形成也没有关系。
其次，如图1(b)中所示，将p型基极层扩散到衬底表面(n-型低浓度扩散层1)中(峰值浓度：1×1015～1×1018cm-3，扩散深度：1～4微米，也比其后形成的槽7的深度浅)。
其次，如图1(c)中所示，形成n+型发射极扩散层5(表面浓度：1×1018～5×1020cm-3，扩散深度：0.3～2微米)。再有，为了简化起见，在图1(c)以后省略半导体衬底30的符号。
其次，如图1(d)中所示，淀积CVD膜6，对其进行图形刻蚀，在形成槽7的位置处进行开口。
其次，如图2(a)中所示，以氧化膜6为掩模，刻蚀半导体衬底，形成槽7。
其次，为了提高槽型MOS栅的特性，进行槽型刻蚀后的后处理。
在此之前，如图2(b)中所示，在氧化膜6中有选择地除去槽7的开口部附近的部分，使氧化膜6从槽7后退距离x。
其次，如图2(c)中所示，进行硅等的各向同性等离子刻蚀。由此，对槽7的开口部8进行倒角处理，此外使底部9变圆，消除有棱角的部分。
其次，如图2(d)中所示，形成氧化膜10(牺牲氧化膜)。
其次，如图3(a)中所示，除去该氧化膜10。
通过这些工序，进行槽开口部8、底部9的圆角化(rounding)和槽内壁的平滑化。
其次，如图3(b)中所示，从槽7的内壁到槽的外表面在整个面上形成氧化硅膜11(第1绝缘膜)。该氧化膜成为槽的栅氧化膜。
其次，如图3(c)中所示，在槽7中填充第1栅电极材料12(第1导电膜)(例如含有高浓度磷的多晶硅)。
其次，如图3(d)中所示，进行刻蚀，刻蚀第1栅电极材料12直到比硅衬底表面低的位置。即，刻蚀到比槽开口部的外表面低的位置。
其次，如图4(a)中所示，淀积CVD膜13(第2绝缘膜)。
其次，如图4(b)中所示，对CVD膜13进行图形刻蚀并开孔，一边在氧化硅膜11上留下CVD膜13，一边使槽7内部的第1栅电极材料12的表面露出。
其次，如图4(c)中所示，形成第2栅电极材料14(第2导电膜)，在槽7的内部与第1栅电极材料12接触。
其次，如图4(d)中所示，进行第2栅电极材料14的图形刻蚀。
其中，第1栅电极材料12和第2栅电极材料14使用相同的材料。此外，在淀积第2栅电极材料14之前，为了实现栅电阻的低电阻化，在图4(b)的阶段中，也可在第1栅电极材料12的表面上形成硅化物层(TiSi，CoSi等)。
其次，如图5(a)中所示，在第2栅电极材料14上涂敷抗蚀剂14a，对CVD膜13进行图形刻蚀之后，利用离子注入形成p+型区18。
其次，如图5(b)中所示，使第2栅电极材料14的表面氧化，形成氧化膜15，并形成层间膜16和17(例如，CVD膜或含有硼、磷的硅酸盐玻璃等)。
其次，如图6(a)中所示，进行接触点的图形刻蚀。
其次，如图6(b)中所示，使用溅射法、灯退火等形成硅化物层19、阻挡金属20、铝21。此外，形成电极22。这样就完成了具有槽型MOS栅结构的IGBT。
如以上所说明的那样，利用图6(b)的横剖面的剖面图示出具有槽型MOS栅结构的IGBT，作为本实施例的半导体器件的例子。
本结构的要点可归纳如下。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7和从槽7的内表面延伸到沿半导体衬底30的主面的外表面并从槽7的开口部开始在所述外表面的部分处形成得较厚的栅绝缘膜11、13。还具有从槽7的内部延伸到外表面并在槽7的开口部分处具有剖面收缩形状的栅(导电部)12、14。
此外，也可如下那样来说。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7和从槽7的内表面延伸到沿半导体衬底30的主面的外表面的第1绝缘膜11。此外，具有在槽7的内部填满到比槽7的开口部低的位置的第1导电部12。此外，在第1绝缘膜上具有从槽7中的第1导电部的周边部延伸到外表面的第2绝缘膜13。再者，在该第2绝缘膜13之间具有与第1导电部12连接、并被形成到第2绝缘膜13的外表面的第2导电部14。
此外，以上已说明的本实施例的半导体器件的制造方法的要点可归纳如下。即，首先在半导体衬底30的主面上形成多个槽7。其次，形成从槽7的内表面延伸到沿半导体衬底30的主面的外表面的第1绝缘膜11。该绝缘膜成为栅绝缘膜。其次，在半导体衬底30的主面上形成第1导电膜12以便填充槽7的内部，其后以刻蚀方式除去所述第1导电膜12直到低于槽7的开口面的位置。该部分成为下部的栅部分。其次，在半导体衬底30的整个主面上形成第2绝缘膜13，其后在第1绝缘膜11上留下第2绝缘膜13，形成到达槽7中的第1导电部12的开孔。其次，在所述开孔中形成到达第1导电部12的第2导电部14。该部分成为上部的栅部分。这样就制造了具有槽型结构的半导体器件。
如使用以上那样形成了的槽型MOS栅结构，则不出现槽开孔部中的Si/SiO2界面的凸状部分。即，不出现成为使槽内壁上形成的栅氧化膜漏泄特性变坏的原因的结构。由此可改善栅氧化膜漏泄特性。
实施例2
图7～图9是用于说明本发明的实施例2的具有槽型结构的半导体器件的制造方法和结构的图。因为到图7为止的工序与实施例1的图1～图2的工序相同，故引用实施例1的图1～图2。
首先说明制造方法，其后说明其结构。
关于制造方法，首先进行与图1～图2中示出的工序相同的工序。
其次，如图7(a)所示，在槽刻蚀后或槽刻蚀的后处理后，向槽底部注入浓度比n-型区1高的砷，n-型区1的位置比p基极层4低。
其次，如图7(b)所示，在槽7的内壁到外表面的整个面上形成氧化硅膜11(绝缘膜)。该膜成为栅氧化膜。
如图7(b)所示，这样做的结果是利用增速氧化避免了以往在槽底部9产生的栅氧化膜11的薄膜化。而且，预期可提高在槽内壁处的栅氧化膜膜厚的均匀性和提高栅氧化膜的特性。
其次，如图7(c)所示，用栅电极材料12(导电膜)(例如，含有高浓度磷的多晶硅)填充槽7。
其次，如图8(a)所示，进行刻蚀，使得栅电极材料12从硅衬底表面突出。此外，利用注入法形成p+区18。其后，使栅电极材料12的表面氧化，形成氧化膜15。
其次，如图8(b)所示，形成层间膜16和17(例如，CVD膜或含有硼、磷的硅酸盐玻璃等)。
其次，如图8(c)所示，进行接触点的图形刻蚀。
其次，如图9所示，使用溅射法、灯退火等，形成硅化物层19、阻挡金属20、铝21。这样就完成了具有槽型MOS栅结构的IGBT。
在以上所述中，在栅从槽开孔部突出的结构的半导体器件的制造中，说明了在槽底部扩散杂质的制造方法。但是，向槽底部的杂质的扩散具有与栅的结构无关的效果，也适用于以往那样的栅结构的半导体器件或在实施例1中已说明的栅结构的半导体器件等，可发挥其效果。
如归纳以上已说明的本实施例的结构和制造方法，则如以下所述。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7，具有从槽7的内表面延伸到沿半导体衬底30的主面的外表面的绝缘膜11。此外，备有从槽7的内部延伸到沿半导体衬底30的主面的外表面的导电膜12。即，导电膜12具有从硅衬底表面突出的结构。
此外，在本实施例的半导体器件的制造方法中，首先在半导体衬底30的主面上形成槽7。其次，形成从槽7的内表面延伸到沿所述半导体衬底30的主面的外表面的第1绝缘膜11。其次，在包含槽7的内部的半导体衬底30的主面上形成导电膜12。其次以刻蚀方式除去导电膜12的离槽7的规定距离的部分，以使导电膜12从槽7的内部延伸到半导体衬底30的主表面。
由于在这样形成的本实施例的半导体器件中备有从槽7的内部延伸到槽的外表面的栅氧化膜11和栅12，故可缓和流到栅氧化膜11的电流集中于槽的开孔部的情况。由此具有提高栅氧化膜的可靠性的效果。
此外，本实施例的其他的半导体器件具有下述结构：不管栅的形状·结构如何，将砷等的杂质注入到槽7的底部，其后通过以氧化方式形成栅绝缘膜11，以足够的厚度形成在槽底部的栅氧化膜11。
此外，在本实施例的其他的半导体器件的制造方法中，首先在半导体衬底30的主表面上形成槽7。其次，将杂质注入到槽7的底部。其后，在槽7的内表面上形成绝缘膜11。之后的工序与以往一样，没有变化。
如使用以上那样形成的槽型MOS栅结构，则可提高在槽内壁处的栅氧化膜膜厚的均匀性和提高栅氧化膜的特性。
实施例3
图10是用于说明本发明的实施例3的半导体器件的结构的图。此外，图11和图12是用于说明本实施例的半导体器件的作用的图。
图10(a)是本实施例的半导体器件的一例，是与实施例2中示出的槽型MOS栅结构相同的概念的结构，但栅绝缘膜11从槽开孔延伸到槽外表面，而且栅12从槽7突出，同时以与栅氧化膜11相同的长度延伸到外表面。
此外，图10(b)是本实施例的半导体器件的另一例，在实施例2中示出的槽型MOS栅结构的结构在相邻的槽之间，在不分离栅绝缘膜11的情况下连续，而且也在不分离栅12的情况下连续。图中的符号示出与实施例2相同或相当的符号，省略其详细的说明。
在这样的本实施例中示出的结构中，与现有的槽型MOS栅结构相比，在槽开孔部中在硅衬底之上形成了栅电极材料12。因此，槽开孔部、即衬底表面中的平面部分的电容器面积(图10(a)的S平面部分)对于由从槽内壁延伸到衬底表面的栅氧化膜11占据的整个电容器面积(S总的槽)的比例β就增加。
再有，其中，在现有的槽型MOS栅结构中，平面部分存在于图16中示出的S平面部分。
此外，与电容器面积的情况相同，关于槽开孔部、即槽的外表面的栅边缘长度对于槽型MOS栅结构的整个栅边缘长度所占据的比例α，图10(a)和图10(b)中示出的槽型MOS栅结构的α比现有的槽型MOS栅结构的α增加。
图11和图12是分别示出该电容比β和边缘长度比α与到栅氧化膜破坏为止被存储的电荷量(Qbd)的关系的图。电荷量Qbd表示到栅氧化膜的绝缘破坏为止能充电的电荷量。该值是作为氧化膜的可靠性特性的指标的参数，可以说Qbd越大，氧化膜的质量越好，可靠性越高。
在图11中，与现有的槽型MOS栅结构相比，可知图10(a)和图10(b)中示出的槽型MOS栅结构的Qbd值快速增加。在现有的结构中，电容比β是约2％，在本实施例中，是10％左右。从图11的曲线看，如形成栅氧化膜11和栅12，使得电容比β为5％以上，则可使到绝缘破坏为止的电荷量(Qbd)比现有的结构大1个数量级以上。
此外，在图12中，与现有的槽型MOS栅结构相比，可知图10(a)和图10(b)中示出的槽型MOS栅结构的Qbd值快速增加。在以往的结构中，边缘长度比α是约5％，在本实施例中，是40％左右。从图12的曲线看，如形成栅氧化膜11和栅12，使得边缘长度比α为30％以上，则可使到绝缘破坏为止的电荷量(Qbd)比现有的结构大约1个数量级以上。
因此，图11和图12中示出的特性是由于下述情况而引起的。因为流到在槽内壁上被形成的栅氧化膜的电流集中于槽开孔部，故如在电容器整个面积中槽开孔部的面积所占的比例增加，可缓和在槽开孔部处的电流密度。再有，图11、图12中的α、β＝100％的值示出在图17中示出的现有的平面型MOS栅结构。
再有，因为图10(a)中示出的结构的半导体器件的制造方法与实施例2中已说明的方法基本相同，故省略其说明。
此外，图10(b)中示出的结构的半导体器件的制造方法与实施例2中到图7(c)为止的工序相同，在图8(a)的工序中，在2个槽7之间以不分离的方式形成栅12。因为其他方面与实施例2基本相同，故省略其详细的说明。也可省略图7(a)的工序。
如对以上已说明的本实施例的半导体器件的结构和制造方法进行归纳，则如下所述。
即，本实施例的半导体器件备有从槽7的内表面延伸到沿半导体衬底30的主面的外表面的绝缘膜(栅绝缘膜)11，而且从槽7的内部延伸到沿半导体衬底30的主面的外表面的导电部(栅)12以与绝缘膜(栅绝缘膜)11相同的长度来形成。
此外，本实施例的其他的半导体器件是在相邻的槽之间绝缘膜(栅绝缘膜)11和导电部(栅)12分别连续地形成。
此外，本实施例的其他的半导体器件作成槽开孔部中的平面部分的电容器面积占全部电容器面积的比例增大的槽型MOS栅结构。在夹住绝缘膜的全部电容器面积中，夹住槽外表面的绝缘膜部分的电容器面积最好为5％以上。
此外，本实施例的其他的半导体器件作成槽开孔部中的栅边缘长度增大的槽型MOS栅结构。在绝缘膜的全部栅边缘长度中，槽外表面的绝缘膜部分的栅边缘长度最好为30％以上。
按照以上已说明的本实施例，可得到提高栅氧化膜的可靠性的效果。
实施例4
图13和图14是用于说明本发明的实施例4的具有槽型结构的半导体器件的制造方法和结构的图。因为到图13为止的工序与实施例1的图1～图2的制造工序相同，故引用实施例1的图1～图2。
首先说明制造方法，其后说明其结构。
本实施例的制造方法，首先经过与实施例1的图1(a)～图1(c)中示出的工序相同的工序。
其次，在图1(d)的工序中，淀积比实施例1～2的情况厚的CVD膜6，对其进行图形刻蚀，对形成槽7的位置进行开口。
其次，到图2(a)～图2(d)为止的工序与实施例1相同，但不同点在于CVD膜6形成得较厚。
其次，图13(a)示出从图2(d)的状态进行了氧化膜10的刻蚀除去后的状态。由于将CVD膜6形成得较厚，在除去了氧化膜10之后，在槽开孔部的外表面上留下了CVD膜6。
其次，如图13(b)所示，形成栅氧化膜(绝缘膜)11。此时，槽开孔部的外表面中的栅氧化膜11与CVD膜合在一起，膜厚变厚。此时使槽开孔部的外表面中的栅氧化膜11的厚度比槽内表面中的厚度厚2倍以上。
其后的工序可以是与以往相同的工序，也可与实施例1的图3(c)以后的工序、或实施例2的图7(c)以后的工序相同，对其不作限定。
如上所述，本实施例的制造方法的特征在于，将作为图1(d)中示出的槽刻蚀用的掩模使用的CVD膜6比实施例1、2形成得厚。
图14是表示这样形成的半导体器件的结构的剖面图，图14(a)是栅12的上表面比槽7的开口面低的结构的半导体器件的剖面图，图14(b)是在该槽7的长边方向上的剖面图。此外，图14(c)是图14(a)中示出的槽开孔部的角部区域A的扩大图。再者，图14(d)是栅12从槽7的开口面突出的结构的半导体器件的剖面图。
用本实施例制造的半导体器件的特征在于，如图14(c)的角部区域A的扩大图所示，槽开孔部中的栅氧化膜11的膜厚tgo×1是槽内壁中的栅氧化膜11的膜厚tgo×2的2倍以上。
其结果，槽开孔部的角部中的垂直方向、即Y方向电场(Ecor，y)比在槽开孔部中的栅氧化膜11的膜厚tgo×1只与槽内壁中的栅氧化膜11的膜厚tgo×2相同的的情况下缓和。因而，在槽开孔部的角部中的X、Y方向的电场的合成成分、即总的电场(Ecor)比以往降低。因此，使加在槽开孔部中的栅氧化膜11的电场得到缓和，可得到改善栅氧化膜漏泄特性和成品率提高的效果。
实施例5
以下说明本实施例5的半导体器件的结构和制造方法。
首先说明制造方法，其后说明其结构。关于制造方法，作为表示工艺的图，引用实施例1中已说明的图1(a)～图3(b)。
本实施例的制造方法中，首先经过与图1(a)～图3(a)相同的工序，如图3(a)所示，在半导体衬底30上形成槽7。
其次，本实施例的制造方法的特征在于图3(b)中示出的槽内部的栅氧化膜的形成方法。
在本实施例中，作为图3(b)中示出的栅氧化膜11(绝缘膜)的形成方法，首先如以往那样，在形成了热氧化膜之后，再形成CVD膜，形成2层的层叠膜。此外，也可在形成了CVD膜之后，再形成热氧化膜，形成2层的层叠膜。
此外，作为其他方法，首先形成热氧化膜，在其上形成CVD膜，再在其上形成热氧化膜，作成3层的层叠膜。
通过这样来形成栅氧化膜11，可使槽内壁中的栅氧化膜的膜厚的不均匀得到缓和。如采用该方法，可提高槽内壁中的栅氧化膜膜厚的均匀性，可得到能避免因栅氧化膜膜厚的不均匀引起的不良影响的效果。
再有，有时与硅的界面可构成沟道，形成热氧化膜的做法与使用CVD膜相比，可消除导致MOS沟道部分的迁移率下降的担心。
这样，可以是与以往相同的工序，也可与实施例1的图3(c)以后的工序、或实施例2的图7(c)以后的工序相同，对其不作限定。
迄今为止，由于以下的原因产生在槽内壁形成的栅氧化膜的膜厚的不均匀。即，在槽内壁中产生几种面取向。于是，如利用现有的热氧化法在槽内壁上形成栅氧化膜11，则出现面取向的依存性，故引起栅氧化膜的膜厚的不均匀。
本实施例通过在热氧化膜上层叠CVD膜，或在CVD膜形成后进行热氧化，打算缓和栅氧化膜的不均匀性。
此外，如形成本实施例的栅氧化膜，可防止在现有例的图16(b)的剖面图中示出的区域E那样的在LOCOS部23(分离氧化膜)和栅氧化膜11的边界处的栅氧化膜11的薄膜化(变薄现象)。结果，可防止在区域E处的栅氧化膜破坏或栅氧化膜特性的变坏。
再有，可使用本实施例的方法来代替在槽底部形成n层并利用增速氧化来消除栅氧化膜11的膜厚不均匀的方法。这些方法都可得到使栅氧化膜的膜厚变得均匀的效果。
此外，本实施例的半导体器件，如以上已说明的那样，具有在半导体衬底30的主面上被形成了的槽7，在所述槽7的内表面上形成的栅氧化膜11等的绝缘膜作成在热氧化膜上层叠了CVD膜的结构、或在CVD膜上形成热氧化膜的结构、或在热氧化膜上层叠了CVD膜再层叠了热氧化膜的结构。而且，具有在该槽7的内部形成了栅12等导电膜的结构。
如以上已说明的那样，按照本实施例，通过使用热氧化膜+CVD膜的层叠膜、CVD膜+热氧化膜的层叠膜、或由热氧化膜+CVD膜+热氧化膜构成的层叠膜作为在槽内壁上形成的栅氧化膜11，可提高在槽内壁上形成的栅氧化膜11的膜厚的均匀性，可提高栅氧化膜的可靠性。
实施例6
以下说明本发明的实施例6的半导体器件的制造方法。
关于制造方法，作为表示工艺的图，引用实施例1中已说明的图1(a)～图3(c)。
本实施例的制造方法中，首先经过与图1(a)～图3(b)的工序相同的工序，如图3(b)所示，在半导体衬底30上形成槽7，在该槽的内表面上形成栅氧化膜11(绝缘膜)。
其次，本实施例的制造方法的特征在于图3(c)中示出的栅电极材料12(导电膜)的形成方法。
在本实施例中，如图3(c)所示，在槽7中填充栅电极材料12(例如，含有高浓度磷的多晶硅)。然后，将氮注入到该栅电极材料12中。该氮注入量为形成n+发射极扩散层5的注入量的0.1～2倍。
其后的工序，如实施例1的图3(d)所示，进行栅电极材料12的刻蚀。或，如实施例2的图8(a)所示，也可进行栅电极材料12的刻蚀。因此，关于其后的工序，不作限定。
在本实施例中，如以上所述，通过向栅电极材料12注入氮并进行退火，在栅氧化膜11中利用退火析出已扩散的氮，在栅氧化膜11和衬底30的界面处，或在栅氧化膜11和栅电极材料12的界面处形成富氮的栅氧化膜11。结果，可抑制在形成了栅氧化膜11后通过退火成为向栅氧化膜11扩散的掺杂剂的、来自n+发射极层5、p基极层4的杂质向栅氧化膜11的扩散，具有可减少栅氧化膜的特性的下降的效果。
再者，利用氮注入引起的氮化，通过氮占据存在于栅氧化膜11和衬底30的界面处的悬挂键或不完全的结晶来降低界面能级的产生。此外，作为氧化膜中的电子陷阱起作用的Si-H、Si-PH键成为Si-N键的结果，可减少栅氧化膜中的电子陷阱。结果，具有可提高槽型MOS栅结构的晶体管的耐热载流子的性能的效果。
本方法可应用于栅氧化膜11是热氧化膜的情况，也可应用于如实施例3中示出的那种在热氧化膜上重叠地形成CVD膜作为栅氧化膜的情况、或在形成CVD膜后形成热氧化膜的情况、或在热氧化膜上形成CVD膜、再在其上形成热氧化膜的情况，可得到同样的效果。
此外，作为栅结构不仅可应用于槽型MOS栅结构，而且可应用于图20中示出的平面型MOS栅结构的功率器件，也可得到同样的效果。
按照本实施例，如以上已说明的那样，可得到具有在栅中注入了氮的槽型结构的半导体器件。
如以上所说明的那样，按照本实施例的制造方法，将氮注入到栅电极材料中，进行硅/栅氧化膜界面的氮化，可抑制向栅氧化膜的杂质扩散、可减少栅氧化膜中的陷阱。由此，可谋求提高在槽内壁上形成的栅氧化膜的可靠性。
实施例7
图15是用于说明本发明的实施例7的半导体器件的图。
图15(a)是应用了实施例2的槽型MOS栅结构的槽型MOSFET的结构的图。
此外，图15(b)是应用了实施例2的槽型MOS栅结构的IGBT的结构例，收集极结构不仅形成p-型扩散层3，而且形成p+型区3a，具有p+/p-收集极结构。
此外，图15(c)是应用了实施例2的槽型MOS栅结构的IGBT的其他结构例，收集极结构不仅形成p+型扩散层3，而且形成n+型区3b，具有p+/n+收集极结构。因为其他符号与已说明的符号相同，故省略其详细说明。
如以上所述，在实施例1～6中已说明的槽型MOS栅结构可应用于具有槽型MOS栅结构的功率器件等的各种半导体器件，分别具有在实施例1～6中已说明的效果。
如以上所说明的那样，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于形成从槽的内表面延伸到外表面的绝缘膜并备有从槽的内部突出、延伸到到外表面的导电膜，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在从槽的开口部到外表面的部分处将绝缘膜(栅氧化膜)形成得较厚，在槽的开口部分处将导电膜(栅)作成剖面收缩的形状，故不出现槽开孔部中的Si/SiO2界面的凸状部分，可改善栅氧化膜漏泄特性。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在相邻的槽之间分别连续地形成绝缘膜和导电膜，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在夹住绝缘膜的全部电容器面积中，夹住沿半导体衬底的主表面的外表面的绝缘膜部分的电容器面积为5％以上，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在绝缘膜的全部栅边缘长度中，槽外表面的绝缘膜部分的栅边缘长度为30％以上，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于使绝缘膜的在外表面的厚度为在内表面的厚度的2倍以上这样的方式来形成，故使加在槽开孔部中的绝缘膜(栅氧化膜)上的电场得到缓和，可得到改善绝缘膜(栅氧化膜)漏泄特性和提高成品率的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于作为槽的绝缘膜作成在热氧化膜上层叠了CVD膜的2层结构、或在CVD膜形成后进行了热氧化的2层结构、或在在热氧化膜上层叠CVD膜再层叠热氧化膜的3层结构，可改善在槽内壁上形成的绝缘膜(栅氧化膜)的膜厚的均匀性，可提高绝缘膜(栅氧化膜)的可靠性。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于将氮注入到槽内部的导电膜中，故具有可抑制来自衬底一侧的向绝缘膜(栅氧化膜)的杂质扩散、减少绝缘膜(栅氧化膜)的特性的下降的效果。此外，具有由此可提高槽型MOS晶体管的特性的效果。
本申请是申请日为1998年3月13日、申请号为98105553.2、发明名称为“具有槽型结构的半导体器件及其制造方法”的专利申请的分案申请。
图1～图6是用于说明本发明的实施例1的具有槽型结构的半导体器件的制造方法和结构的图。以下，作为半导体器件，以具有槽型MOS栅结构的IGBT为例进行说明。
首先，从制造方法开始进行说明，之后说明其结构。
图1(a)～图6(b)是每个制造工序的槽的横剖面的图，相当于现有例中已说明的图16(a)的槽平面图的B-B’线的横剖面。因为存在图面的各页中必须附以不同的图号码的制约，故示出了图2(a)接着图1(d)、3(a)接着图2(d)、4(a)接着图3(d)、5(a)接着图4(d)、6(a)接着图5(d)的一系列的工序。
首先，在图1(a)中示出的半导体衬底30中，1是n-型低浓度扩散层(浓度：1×1012～1×1014cm-3，深度：40～600微米)，2是n型扩散层(峰值浓度：1×1018cm-3以下，扩散深度：p+型高浓度扩散层3的扩散深度以上400微米以下)，3是p+型高浓度扩散层(表面浓度：2×1018cm-3以上，扩散深度：1微米以上并在n型扩散层2的扩散深度以下)。其中，关于扩散层1、2、3，可以用注入、扩散来形成，用外延生长来形成也没有关系。
其次，如图1(b)中所示，将p型基极层扩散到衬底表面(n-型低浓度扩散层1)中(峰值浓度：1×1015～1×1018cm-3，扩散深度：1～4微米，也比其后形成的槽7的深度浅)。
其次，如图1(c)中所示，形成n+型发射极扩散层5(表面浓度：1×1018～5×1020cm-3，扩散深度：0.3～2微米)。再有，为了简化起见，在图1(c)以后省略半导体衬底30的符号。
其次，如图1(d)中所示，淀积CVD膜6，对其进行图形刻蚀，在形成槽7的位置处进行开口。
其次，如图2(a)中所示，以氧化膜6为掩模，刻蚀半导体衬底，形成槽7。
其次，为了提高槽型MOS栅的特性，进行槽型刻蚀后的后处理。
在此之前，如图2(b)中所示，在氧化膜6中有选择地除去槽7的开口部附近的部分，使氧化膜6从槽7后退距离x。
其次，如图2(c)中所示，进行硅等的各向同性等离子刻蚀。由此，对槽7的开口部8进行倒角处理，此外使底部9变圆，消除有棱角的部分。
其次，如图2(d)中所示，形成氧化膜10(牺牲氧化膜)。
其次，如图3(a)中所示，除去该氧化膜10。
通过这些工序，进行槽开口部8、底部9的圆角化(rounding)和槽内壁的平滑化。
其次，如图3(b)中所示，从槽7的内壁到槽的外表面在整个面上形成氧化硅膜11(第1绝缘膜)。该氧化膜成为槽的栅氧化膜。
其次，如图3(c)中所示，在槽7中填充第1栅电极材料12(第1导电膜)(例如含有高浓度磷的多晶硅)。
其次，如图3(d)中所示，进行刻蚀，刻蚀第1栅电极材料12直到比硅衬底表面低的位置。即，刻蚀到比槽开口部的外表面低的位置。
其次，如图4(a)中所示，淀积CVD膜13(第2绝缘膜)。
其次，如图4(b)中所示，对CVD膜13进行图形刻蚀并开孔，一边在氧化硅膜11上留下CVD膜13，一边使槽7内部的第1栅电极材料12的表面露出。
其次，如图4(c)中所示，形成第2栅电极材料14(第2导电膜)，在槽7的内部与第1栅电极材料12接触。
其次，如图4(d)中所示，进行第2栅电极材料14的图形刻蚀。
其中，第1栅电极材料12和第2栅电极材料14使用相同的材料。此外，在淀积第2栅电极材料14之前，为了实现栅电阻的低电阻化，在图4(b)的阶段中，也可在第1栅电极材料12的表面上形成硅化物层(TiSi，CoSi等)。
其次，如图5(a)中所示，在第2栅电极材料14上涂敷抗蚀剂14a，对CVD膜13进行图形刻蚀之后，利用离子注入形成p+型区18。
其次，如图5(b)中所示，使第2栅电极材料14的表面氧化，形成氧化膜15，并形成层间膜16和17(例如，CVD膜或含有硼、磷的硅酸盐玻璃等)。
其次，如图6(a)中所示，进行接触点的图形刻蚀。
其次，如图6(b)中所示，使用溅射法、灯退火等形成硅化物层19、阻挡金属20、铝21。此外，形成电极22。这样就完成了具有槽型MOS栅结构的IGBT。
如以上所说明的那样，利用图6(b)的横剖面的剖面图示出具有槽型MOS栅结构的IGBT，作为本实施例的半导体器件的例子。
本结构的要点可归纳如下。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7和从槽7的内表面延伸到沿半导体衬底30的主面的外表面并从槽7的开口部开始在所述外表面的部分处形成得较厚的栅绝缘膜11、13。还具有从槽7的内部延伸到外表面并在槽7的开口部分处具有剖面收缩形状的栅(导电部)12、14。
此外，也可如下那样来说。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7和从槽7的内表面延伸到沿半导体衬底30的主面的外表面的第1绝缘膜11。此外，具有在槽7的内部填满到比槽7的开口部低的位置的第1导电部12。此外，在第1绝缘膜上具有从槽7中的第1导电部的周边部延伸到外表面的第2绝缘膜13。再者，在该第2绝缘膜13之间具有与第1导电部12连接、并被形成到第2绝缘膜13的外表面的第2导电部14。
此外，以上已说明的本实施例的半导体器件的制造方法的要点可归纳如下。即，首先在半导体衬底30的主面上形成多个槽7。其次，形成从槽7的内表面延伸到沿半导体衬底30的主面的外表面的第1绝缘膜11。该绝缘膜成为栅绝缘膜。其次，在半导体衬底30的主面上形成第1导电膜12以便填充槽7的内部，其后以刻蚀方式除去所述第1导电膜12直到低于槽7的开口面的位置。该部分成为下部的栅部分。其次，在半导体衬底30的整个主面上形成第2绝缘膜13，其后在第1绝缘膜11上留下第2绝缘膜13，形成到达槽7中的第1导电部12的开孔。其次，在所述开孔中形成到达第1导电部12的第2导电部14。该部分成为上部的栅部分。这样就制造了具有槽型结构的半导体器件。
如使用以上那样形成了的槽型MOS栅结构，则不出现槽开孔部中的Si/SiO2界面的凸状部分。即，不出现成为使槽内壁上形成的栅氧化膜漏泄特性变坏的原因的结构。由此可改善栅氧化膜漏泄特性。
实施例2
图7～图9是用于说明本发明的实施例2的具有槽型结构的半导体器件的制造方法和结构的图。因为到图7为止的工序与实施例1的图1～图2的工序相同，故引用实施例1的图1～图2。
首先说明制造方法，其后说明其结构。
关于制造方法，首先进行与图1～图2中示出的工序相同的工序。
其次，如图7(a)所示，在槽刻蚀后或槽刻蚀的后处理后，向槽底部注入浓度比n-型区1高的砷，n-型区1的位置比p基极层4低。
其次，如图7(b)所示，在槽7的内壁到外表面的整个面上形成氧化硅膜11(绝缘膜)。该膜成为栅氧化膜。
如图7(b)所示，这样做的结果是利用增速氧化避免了以往在槽底部9产生的栅氧化膜11的薄膜化。而且，预期可提高在槽内壁处的栅氧化膜膜厚的均匀性和提高栅氧化膜的特性。
其次，如图7(c)所示，用栅电极材料12(导电膜)(例如，含有高浓度磷的多晶硅)填充槽7。
其次，如图8(a)所示，进行刻蚀，使得栅电极材料12从硅衬底表面突出。此外，利用注入法形成p+区18。其后，使栅电极材料12的表面氧化，形成氧化膜15。
其次，如图8(b)所示，形成层间膜16和17(例如，CVD膜或含有硼、磷的硅酸盐玻璃等)。
其次，如图8(c)所示，进行接触点的图形刻蚀。
其次，如图9所示，使用溅射法、灯退火等，形成硅化物层19、阻挡金属20、铝21。这样就完成了具有槽型MOS栅结构的IGBT。
在以上所述中，在栅从槽开孔部突出的结构的半导体器件的制造中，说明了在槽底部扩散杂质的制造方法。但是，向槽底部的杂质的扩散具有与栅的结构无关的效果，也适用于以往那样的栅结构的半导体器件或在实施例1中已说明的栅结构的半导体器件等，可发挥其效果。
如归纳以上已说明的本实施例的结构和制造方法，则如以下所述。即，本实施例的半导体器件具有在半导体衬底30的主面上被形成的槽7，具有从槽7的内表面延伸到沿半导体衬底30的主面的外表面的绝缘膜11。此外，备有从槽7的内部延伸到沿半导体衬底30的主面的外表面的导电膜12。即，导电膜12具有从硅衬底表面突出的结构。
此外，在本实施例的半导体器件的制造方法中，首先在半导体衬底30的主面上形成槽7。其次，形成从槽7的内表面延伸到沿所述半导体衬底30的主面的外表面的第1绝缘膜11。其次，在包含槽7的内部的半导体衬底30的主面上形成导电膜12。其次以刻蚀方式除去导电膜12的离槽7的规定距离的部分，以使导电膜12从槽7的内部延伸到半导体衬底30的主表面。
由于在这样形成的本实施例的半导体器件中备有从槽7的内部延伸到槽的外表面的栅氧化膜11和栅12，故可缓和流到栅氧化膜11的电流集中于槽的开孔部的情况。由此具有提高栅氧化膜的可靠性的效果。
此外，本实施例的其他的半导体器件具有下述结构：不管栅的形状·结构如何，将砷等的杂质注入到槽7的底部，其后通过以氧化方式形成栅绝缘膜11，以足够的厚度形成在槽底部的栅氧化膜11。
此外，在本实施例的其他的半导体器件的制造方法中，首先在半导体衬底30的主表面上形成槽7。其次，将杂质注入到槽7的底部。其后，在槽7的内表面上形成绝缘膜11。之后的工序与以往一样，没有变化。
如使用以上那样形成的槽型MOS栅结构，则可提高在槽内壁处的栅氧化膜膜厚的均匀性和提高栅氧化膜的特性。
实施例3
图10是用于说明本发明的实施例3的半导体器件的结构的图。此外，图11和图12是用于说明本实施例的半导体器件的作用的图。
图10(a)是本实施例的半导体器件的一例，是与实施例2中示出的槽型MOS栅结构相同的概念的结构，但栅绝缘膜11从槽开孔延伸到槽外表面，而且栅12从槽7突出，同时以与栅氧化膜11相同的长度延伸到外表面。
此外，图10(b)是本实施例的半导体器件的另一例，在实施例2中示出的槽型MOS栅结构的结构在相邻的槽之间，在不分离栅绝缘膜11的情况下连续，而且也在不分离栅12的情况下连续。图中的符号示出与实施例2相同或相当的符号，省略其详细的说明。
在这样的本实施例中示出的结构中，与现有的槽型MOS栅结构相比，在槽开孔部中在硅衬底之上形成了栅电极材料12。因此，槽开孔部、即衬底表面中的平面部分的电容器面积(图10(a)的S平面部分)对于由从槽内壁延伸到衬底表面的栅氧化膜11占据的整个电容器面积(S总的槽)的比例β就增加。
再有，其中，在现有的槽型MOS栅结构中，平面部分存在于图16中示出的S平面部分。
此外，与电容器面积的情况相同，关于槽开孔部、即槽的外表面的栅边缘长度对于槽型MOS栅结构的整个栅边缘长度所占据的比例α，图10(a)和图10(b)中示出的槽型MOS栅结构的α比现有的槽型MOS栅结构的α增加。
图11和图12是分别示出该电容比β和边缘长度比α与到栅氧化膜破坏为止被存储的电荷量(Qbd)的关系的图。电荷量Qbd表示到栅氧化膜的绝缘破坏为止能充电的电荷量。该值是作为氧化膜的可靠性特性的指标的参数，可以说Qbd越大，氧化膜的质量越好，可靠性越高。
在图11中，与现有的槽型MOS栅结构相比，可知图10(a)和图10(b)中示出的槽型MOS栅结构的Qbd值快速增加。在现有的结构中，电容比β是约2％，在本实施例中，是10％左右。从图11的曲线看，如形成栅氧化膜11和栅12，使得电容比β为5％以上，则可使到绝缘破坏为止的电荷量(Qbd)比现有的结构大1个数量级以上。
此外，在图12中，与现有的槽型MOS栅结构相比，可知图10(a)和图10(b)中示出的槽型MOS栅结构的Qbd值快速增加。在以往的结构中，边缘长度比α是约5％，在本实施例中，是40％左右。从图12的曲线看，如形成栅氧化膜11和栅12，使得边缘长度比α为30％以上，则可使到绝缘破坏为止的电荷量(Qbd)比现有的结构大约1个数量级以上。
因此，图11和图12中示出的特性是由于下述情况而引起的。因为流到在槽内壁上被形成的栅氧化膜的电流集中于槽开孔部，故如在电容器整个面积中槽开孔部的面积所占的比例增加，可缓和在槽开孔部处的电流密度。再有，图11、图12中的α、β＝100％的值示出在图17中示出的现有的平面型MOS栅结构。
再有，因为图10(a)中示出的结构的半导体器件的制造方法与实施例2中已说明的方法基本相同，故省略其说明。
此外，图10(b)中示出的结构的半导体器件的制造方法与实施例2中到图7(c)为止的工序相同，在图8(a)的工序中，在2个槽7之间以不分离的方式形成栅12。因为其他方面与实施例2基本相同，故省略其详细的说明。也可省略图7(a)的工序。
如对以上已说明的本实施例的半导体器件的结构和制造方法进行归纳，则如下所述。
即，本实施例的半导体器件备有从槽7的内表面延伸到沿半导体衬底30的主面的外表面的绝缘膜(栅绝缘膜)11，而且从槽7的内部延伸到沿半导体衬底30的主面的外表面的导电部(栅)12以与绝缘膜(栅绝缘膜)11相同的长度来形成。
此外，本实施例的其他的半导体器件是在相邻的槽之间绝缘膜(栅绝缘膜)11和导电部(栅)12分别连续地形成。
此外，本实施例的其他的半导体器件作成槽开孔部中的平面部分的电容器面积占全部电容器面积的比例增大的槽型MOS栅结构。在夹住绝缘膜的全部电容器面积中，夹住槽外表面的绝缘膜部分的电容器面积最好为5％以上。
此外，本实施例的其他的半导体器件作成槽开孔部中的栅边缘长度增大的槽型MOS栅结构。在绝缘膜的全部栅边缘长度中，槽外表面的绝缘膜部分的栅边缘长度最好为30％以上。
按照以上已说明的本实施例，可得到提高栅氧化膜的可靠性的效果。
实施例4
图13和图14是用于说明本发明的实施例4的具有槽型结构的半导体器件的制造方法和结构的图。因为到图13为止的工序与实施例1的图1～图2的制造工序相同，故引用实施例1的图1～图2。
首先说明制造方法，其后说明其结构。
本实施例的制造方法，首先经过与实施例1的图1(a)～图1(c)中示出的工序相同的工序。
其次，在图1(d)的工序中，淀积比实施例1～2的情况厚的CVD膜6，对其进行图形刻蚀，对形成槽7的位置进行开口。
其次，到图2(a)～图2(d)为止的工序与实施例1相同，但不同点在于CVD膜6形成得较厚。
其次，图13(a)示出从图2(d)的状态进行了氧化膜10的刻蚀除去后的状态。由于将CVD膜6形成得较厚，在除去了氧化膜10之后，在槽开孔部的外表面上留下了CVD膜6。
其次，如图13(b)所示，形成栅氧化膜(绝缘膜)11。此时，槽开孔部的外表面中的栅氧化膜11与CVD膜合在一起，膜厚变厚。此时使槽开孔部的外表面中的栅氧化膜11的厚度比槽内表面中的厚度厚2倍以上。
其后的工序可以是与以往相同的工序，也可与实施例1的图3(c)以后的工序、或实施例2的图7(c)以后的工序相同，对其不作限定。
如上所述，本实施例的制造方法的特征在于，将作为图1(d)中示出的槽刻蚀用的掩模使用的CVD膜6比实施例1、2形成得厚。
图14是表示这样形成的半导体器件的结构的剖面图，图14(a)是栅12的上表面比槽7的开口面低的结构的半导体器件的剖面图，图14(b)是在该槽7的长边方向上的剖面图。此外，图14(c)是图14(a)中示出的槽开孔部的角部区域A的扩大图。再者，图14(d)是栅12从槽7的开口面突出的结构的半导体器件的剖面图。
用本实施例制造的半导体器件的特征在于，如图14(c)的角部区域A的扩大图所示，槽开孔部中的栅氧化膜11的膜厚tgo×1是槽内壁中的栅氧化膜11的膜厚tgo×2的2倍以上。
其结果，槽开孔部的角部中的垂直方向、即Y方向电场(Ecor，y)比在槽开孔部中的栅氧化膜11的膜厚tgo×1只与槽内壁中的栅氧化膜11的膜厚tgo×2相同的的情况下缓和。因而，在槽开孔部的角部中的X、Y方向的电场的合成成分、即总的电场(Ecor)比以往降低。因此，使加在槽开孔部中的栅氧化膜11的电场得到缓和，可得到改善栅氧化膜漏泄特性和成品率提高的效果。
实施例5
以下说明本实施例5的半导体器件的结构和制造方法。
首先说明制造方法，其后说明其结构。关于制造方法，作为表示工艺的图，引用实施例1中已说明的图1(a)～图3(b)。
本实施例的制造方法中，首先经过与图1(a)～图3(a)相同的工序，如图3(a)所示，在半导体衬底30上形成槽7。
其次，本实施例的制造方法的特征在于图3(b)中示出的槽内部的栅氧化膜的形成方法。
在本实施例中，作为图3(b)中示出的栅氧化膜11(绝缘膜)的形成方法，首先如以往那样，在形成了热氧化膜之后，再形成CVD膜，形成2层的层叠膜。此外，也可在形成了CVD膜之后，再形成热氧化膜，形成2层的层叠膜。
此外，作为其他方法，首先形成热氧化膜，在其上形成CVD膜，再在其上形成热氧化膜，作成3层的层叠膜。
通过这样来形成栅氧化膜11，可使槽内壁中的栅氧化膜的膜厚的不均匀得到缓和。如采用该方法，可提高槽内壁中的栅氧化膜膜厚的均匀性，可得到能避免因栅氧化膜膜厚的不均匀引起的不良影响的效果。
再有，有时与硅的界面可构成沟道，形成热氧化膜的做法与使用CVD膜相比，可消除导致MOS沟道部分的迁移率下降的担心。
这样，可以是与以往相同的工序，也可与实施例1的图3(c)以后的工序、或实施例2的图7(c)以后的工序相同，对其不作限定。
迄今为止，由于以下的原因产生在槽内壁形成的栅氧化膜的膜厚的不均匀。即，在槽内壁中产生几种面取向。于是，如利用现有的热氧化法在槽内壁上形成栅氧化膜11，则出现面取向的依存性，故引起栅氧化膜的膜厚的不均匀。
本实施例通过在热氧化膜上层叠CVD膜，或在CVD膜形成后进行热氧化，打算缓和栅氧化膜的不均匀性。
此外，如形成本实施例的栅氧化膜，可防止在现有例的图16(b)的剖面图中示出的区域E那样的在LOCOS部23(分离氧化膜)和栅氧化膜11的边界处的栅氧化膜11的薄膜化(变薄现象)。结果，可防止在区域E处的栅氧化膜破坏或栅氧化膜特性的变坏。
再有，可使用本实施例的方法来代替在槽底部形成n层并利用增速氧化来消除栅氧化膜11的膜厚不均匀的方法。这些方法都可得到使栅氧化膜的膜厚变得均匀的效果。
此外，本实施例的半导体器件，如以上已说明的那样，具有在半导体衬底30的主面上被形成了的槽7，在所述槽7的内表面上形成的栅氧化膜11等的绝缘膜作成在热氧化膜上层叠了CVD膜的结构、或在CVD膜上形成热氧化膜的结构、或在热氧化膜上层叠了CVD膜再层叠了热氧化膜的结构。而且，具有在该槽7的内部形成了栅12等导电膜的结构。
如以上已说明的那样，按照本实施例，通过使用热氧化膜+CVD膜的层叠膜、CVD膜+热氧化膜的层叠膜、或由热氧化膜+CVD膜+热氧化膜构成的层叠膜作为在槽内壁上形成的栅氧化膜11，可提高在槽内壁上形成的栅氧化膜11的膜厚的均匀性，可提高栅氧化膜的可靠性。
实施例6
以下说明本发明的实施例6的半导体器件的制造方法。
关于制造方法，作为表示工艺的图，引用实施例1中已说明的图1(a)～图3(c)。
本实施例的制造方法中，首先经过与图1(a)～图3(b)的工序相同的工序，如图3(b)所示，在半导体衬底30上形成槽7，在该槽的内表面上形成栅氧化膜11(绝缘膜)。
其次，本实施例的制造方法的特征在于图3(c)中示出的栅电极材料12(导电膜)的形成方法。
在本实施例中，如图3(c)所示，在槽7中填充栅电极材料12(例如，含有高浓度磷的多晶硅)。然后，将氮注入到该栅电极材料12中。该氮注入量为形成n+发射极扩散层5的注入量的0.1～2倍。
其后的工序，如实施例1的图3(d)所示，进行栅电极材料12的刻蚀。或，如实施例2的图8(a)所示，也可进行栅电极材料12的刻蚀。因此，关于其后的工序，不作限定。
在本实施例中，如以上所述，通过向栅电极材料12注入氮并进行退火，在栅氧化膜11中利用退火析出已扩散的氮，在栅氧化膜11和衬底30的界面处，或在栅氧化膜11和栅电极材料12的界面处形成富氮的栅氧化膜11。结果，可抑制在形成了栅氧化膜11后通过退火成为向栅氧化膜11扩散的掺杂剂的、来自n+发射极层5、p基极层4的杂质向栅氧化膜11的扩散，具有可减少栅氧化膜的特性的下降的效果。
再者，利用氮注入引起的氮化，通过氮占据存在于栅氧化膜11和衬底30的界面处的悬挂键或不完全的结晶来降低界面能级的产生。此外，作为氧化膜中的电子陷阱起作用的Si-H、Si-PH键成为Si-N键的结果，可减少栅氧化膜中的电子陷阱。结果，具有可提高槽型MOS栅结构的晶体管的耐热载流子的性能的效果。
本方法可应用于栅氧化膜11是热氧化膜的情况，也可应用于如实施例3中示出的那种在热氧化膜上重叠地形成CVD膜作为栅氧化膜的情况、或在形成CVD膜后形成热氧化膜的情况、或在热氧化膜上形成CVD膜、再在其上形成热氧化膜的情况，可得到同样的效果。
此外，作为栅结构不仅可应用于槽型MOS栅结构，而且可应用于图20中示出的平面型MOS栅结构的功率器件，也可得到同样的效果。
按照本实施例，如以上已说明的那样，可得到具有在栅中注入了氮的槽型结构的半导体器件。
如以上所说明的那样，按照本实施例的制造方法，将氮注入到栅电极材料中，进行硅/栅氧化膜界面的氮化，可抑制向栅氧化膜的杂质扩散、可减少栅氧化膜中的陷阱。由此，可谋求提高在槽内壁上形成的栅氧化膜的可靠性。
实施例7
图15是用于说明本发明的实施例7的半导体器件的图。
图15(a)是应用了实施例2的槽型MOS栅结构的槽型MOSFET的结构的图。
此外，图15(b)是应用了实施例2的槽型MOS栅结构的IGBT的结构例，收集极结构不仅形成p-型扩散层3，而且形成p+型区3a，具有p+/p-收集极结构。
此外，图15(c)是应用了实施例2的槽型MOS栅结构的IGBT的其他结构例，收集极结构不仅形成p+型扩散层3，而且形成n+型区3b，具有p+/n+收集极结构。因为其他符号与已说明的符号相同，故省略其详细说明。
如以上所述，在实施例1～6中已说明的槽型MOS栅结构可应用于具有槽型MOS栅结构的功率器件等的各种半导体器件，分别具有在实施例1～6中已说明的效果。
如以上所说明的那样，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于形成从槽的内表面延伸到外表面的绝缘膜并备有从槽的内部突出、延伸到到外表面的导电膜，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在从槽的开口部到外表面的部分处将绝缘膜(栅氧化膜)形成得较厚，在槽的开口部分处将导电膜(栅)作成剖面收缩的形状，故不出现槽开孔部中的Si/SiO2界面的凸状部分，可改善栅氧化膜漏泄特性。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在相邻的槽之间分别连续地形成绝缘膜和导电膜，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在夹住绝缘膜的全部电容器面积中，夹住沿半导体衬底的主表面的外表面的绝缘膜部分的电容器面积为5％以上，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于在绝缘膜的全部栅边缘长度中，槽外表面的绝缘膜部分的栅边缘长度为30％以上，故可缓和流到绝缘膜(栅氧化膜)的电流集中于槽开孔部的情况。由此，具有提高绝缘膜(栅氧化膜)的可靠性的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于使绝缘膜的在外表面的厚度为在内表面的厚度的2倍以上这样的方式来形成，故使加在槽开孔部中的绝缘膜(栅氧化膜)上的电场得到缓和，可得到改善绝缘膜(栅氧化膜)漏泄特性和提高成品率的效果。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于作为槽的绝缘膜作成在热氧化膜上层叠了CVD膜的2层结构、或在CVD膜形成后进行了热氧化的2层结构、或在在热氧化膜上层叠CVD膜再层叠热氧化膜的3层结构，可改善在槽内壁上形成的绝缘膜(栅氧化膜)的膜厚的均匀性，可提高绝缘膜(栅氧化膜)的可靠性。
此外，按照本发明，在具有槽型结构的半导体器件及其制造方法中，由于将氮注入到槽内部的导电膜中，故具有可抑制来自衬底一侧的向绝缘膜(栅氧化膜)的杂质扩散、减少绝缘膜(栅氧化膜)的特性的下降的效果。此外，具有由此可提高槽型MOS晶体管的特性的效果。
本申请是申请日为1998年3月13日、申请号为98105553.2、发明名称为“具有槽型结构的半导体器件及其制造方法”的专利申请的分案申请。