半导体器件转让专利
申请号 : CN200610100301.7
文献号 : CN1881619B
文献日 : 2011-09-07
发明人 : 山崎舜平
申请人 : 株式会社半导体能源研究所
摘要 :
为了实现更高可靠性TFT和高可靠性半导体器件，本发明的NTFT在半导体层中具有沟道形成区、n型第一、第二和第三杂质区。第二杂质区是与栅极的锥部交叠的低浓度杂质区且栅绝缘膜置于第二杂质区与栅极之间，并且第二杂质区的杂质浓度从沟道形成区向第一杂质区逐渐增高。而且，第三杂质区是不与栅极交叠的低浓度杂质区。另外，相同衬底上的多个NTFTs应该分别具有不同的第二杂质区长度，这取决于工作电压的差别。即，当第二TFT的工作电压高于第一TFT的工作电压时，在第二TFT上的第二杂质区的长度比在第一TFT上的长。
权利要求 :
1.一种电子设备，具有半导体器件，所述半导体器件包括：
形成在具有无机绝缘膜的衬底上的半导体层，所述半导体层包含至少第一沟道区、第二沟道区、源区和漏区、四个第二杂质区(41，42，43，44)以及两个第三杂质区(45，46)；和形成在所述半导体层上的用于形成双栅结构的两个栅极，在所述两个栅极和所述半导体层之间配置了栅绝缘膜，其中所述两个栅极中的每个具有两个锥部，其中所述四个第二杂质区(41，42，43，44)与所述两个栅极的锥部重叠，并且所述四个第二杂质区(41，42，43，44)中的杂质浓度分布对应所述两个栅极的锥部的膜厚变化，其中所述两个第三杂质区(45，46)中的每个形成在所述源区或所述漏区与所述四个第二杂质区中之一之间，并且所述两个第三杂质区(45，46)不与所述两个栅极重叠，其中所述四个第二杂质区(41，42，43，44)中的两个设置成将所述第一沟道区夹在中间，且所述四个第二杂质区中的另两个设置成将所述第二沟道区夹在中间，以及其中所述两个栅极中与所述四个第二杂质区(41，42，43，44)重叠的部分中的每个具有比所述两个栅极中在所述第一沟道区与所述第二沟道区上方的部分的厚度更薄的厚度。
2.一种电子设备，具有半导体器件，所述半导体器件包括：
形成在具有无机绝缘膜的衬底上的半导体层，所述半导体层包含至少第一沟道区、第二沟道区、源区和漏区、四个第二杂质区(41，42，43，44)以及两个第三杂质区(45，46)；和形成在所述半导体层上的用于形成双栅结构的两个栅极，在所述两个栅极和所述半导体层之间配置了栅绝缘膜，其中所述两个栅极中的每个具有两个锥部；
其中所述四个第二杂质区(41，42，43，44)与所述两个栅极的锥部重叠，并且所述四个第二杂质区(41，42，43，44)中的杂质浓度分布对应所述两个栅极的锥部的膜厚变化，其中所述两个第三杂质区(45，46)中的每个形成在所述源区或所述漏区与所述四个第二杂质区中之一之间，并且所述两个第三杂质区(45，46)不与所述两个栅极重叠，其中所述四个第二杂质区(41，42，43，44)中的两个设置成将所述第一沟道区夹在中间，且所述四个第二杂质区(41，42，43，44)中的另两个设置成将所述第二沟道区夹在中间，以及其中所述两个栅极的所述锥部中的每个具有锥形构形，其锥形角度等于或大于3°但等于或小于40°。
3.根据权利要求2的电子设备，其中所述两个栅极中的每个具有单独一个导电层。
4.根据权利要求2的电子设备，其中所述两个栅极中的每个具有两个导电层。
5.根据权利要求2的电子设备，其中所述锥形角度等于或大于5°但等于或小于35°。
6.根据权利要求2的电子设备，其中所述电子设备选自以下构成的一组：视频摄像机，投影仪，投影式电视机，防护镜式显示器，头上安装型显示器，放音器件，便携式信息终端，可移动式计算机，蜂窝式电话，电子笔记本，和配有记录介质的成像器件。
7.根据权利要求2的电子设备，其中所述两个栅极中的每个包括选自以下一组中的材料：Ta，Ti，Mo，Cr，Nb，Si和W。
8.一种电子设备，具有半导体器件，所述半导体器件包括：
形成在具有无机绝缘膜的衬底上的半导体层，所述半导体层包含至少第一沟道区、第二沟道区、源区和漏区、四个第二杂质区(41，42，43，44)以及两个第三杂质区(45，46)；和形成在所述半导体层上的用于形成双栅结构的两个栅极，其中在所述两个栅极和所述半导体层之间配置了栅绝缘膜，所述两个栅极中的每个由形成在所述栅绝缘膜上的第一导电层和形成在所述第一导电层上的第二导电层构成，其中所述第一导电层延伸到超过所述第二导电层的侧边；
其中所述四个第二杂质区(41，42，43，44)与所述第一导电层的延伸部分重叠，其中所述两个第三杂质区(45，46)中的每个形成在所述源区或所述漏区与所述四个第二杂质区中之一之间，并且所述两个第三杂质区(45，46)不与所述两个栅极重叠，其中所述四个第二杂质区(41，42，43，44)中的两个设置成将所述第一沟道区夹在中间，并且所述四个第二杂质区(41，42，43，44)中的另两个设置成将所述第二沟道区夹在中间，以及其中所述第一导电层的所述延伸部分中的每个具有锥形构形，其锥形角度等于或大于
3°但等于或小于40°。
9.根据权利要求8的电子设备，其中所述锥形角度等于或大于5°但等于或小于35°。
10.根据权利要求8的电子设备，其中所述电子设备选自以下构成的一组：视频摄像机，投影仪，投影式电视机，防护镜式显示器，头上安装型显示器，放音器件，便携式信息终端，可移动式计算机，蜂窝式电话，电子笔记本，和配有记录介质的成像器件。
11.一种电子设备，具有半导体器件，所述半导体器件包括：
至少一个n沟道薄膜晶体管和一个p沟道薄膜晶体管，其中所述n沟道薄膜晶体管包括：
形成在具有无机绝缘膜的衬底上的半导体层，所述半导体层包含至少第一沟道区、第二沟道区、源区和漏区、四个第二杂质区(41，42，43，44)以及两个第三杂质区(45，46)；和形成在所述半导体层上的用于形成双栅结构的两个栅极，在所述两个栅极和所述半导体层之间配置了栅绝缘膜，其中所述两个栅极中的每个具有两个锥部，其中所述四个第二杂质区(41，42，43，44)与所述两个栅极的锥部重叠，并且所述四个第二杂质区(41，42，43，44)中的杂质浓度分布对应所述两个栅极的锥部的膜厚变化，其中所述两个第三杂质区(45，46)中的每个形成在所述源区或所述漏区与所述四个第二杂质区中之一之间，并且所述两个第三杂质区(45，46)不与所述两个栅极重叠，其中所述四个第二杂质区(41，42，43，44)中的两个设置成将所述第一沟道区夹在中间，并且所述四个第二杂质区中的另两个设置成将所述第二沟道区夹在中间，其中所述两个栅极的所述锥部中的每个具有锥形构形，其锥形角度等于或大于3°但等于或小于40°，以及其中所述n沟道薄膜晶体管和p沟道薄膜晶体管的两个栅极中的每个由形成在所述栅绝缘膜上的第一栅极层和形成在所述第一栅极层上的第二栅极层构成，并且其中所述n沟道薄膜晶体管的所述第一栅极层延伸到超过所述第二栅极层的侧边并且具有所述锥部，所述p沟道薄膜晶体管的所述第一栅极层不具有锥部但具有与所述第二栅极层相同的形状。
12.根据权利要求11的电子设备，其中所述锥形角度等于或大于5°但等于或小于
35°
13.根据权利要求11的电子设备，其中所述电子设备选自以下构成的一组：视频摄像机，投影仪，投影式电视机，防护镜式显示器，头上安装型显示器，放音器件，便携式信息终端，可移动式计算机，蜂窝式电话，电子笔记本，和配有记录介质的成像器件。
14.根据权利要求11的电子设备，其中所述n沟道薄膜晶体管的所述两个栅极与所述p沟道薄膜晶体管的所述栅极中的每个包括选自以下一组中的材料：Ta，Ti，Mo，Cr，Nb，Si和W。
说明书 :
半导体器件
技术领域
[0001] 本发明涉及薄膜晶体管(以下称为TFT)和具有由薄膜晶体管构成的电路的半导体器件。本发明涉及这样的半导体器件，如电光器件、传统有源矩阵液晶显示器件(以下称为AM-LCDs)和包括处理器等的半导体电路。本发明还涉及配有电光器件或半导体电路的电子设备。注意在整个说明书中，半导体器件指得是利用半导体特性而达到其功能的一般器件，电光器件、半导体电路和电子设备都是半导体器件。
背景技术
[0002] 近年来由使用多晶硅膜的TFT电路构成的有源矩阵型液晶显示器件已经成为公众注意的焦点。它们是用于实现高清晰度图像显示的主要器件，其中很多象素排列成矩阵状态，并且在液晶中产生的电场被控制在该矩阵状态。
[0003] 就这种类型的有源矩阵型液晶显示器件而言，随着分辨率在XGA和SXGA中变为高清晰度，仅象素的数量就超过一百万。因此驱动所有象素的驱动电路是非常复杂的，并由大量TFTs形成。
[0004] 对于实际液晶显示器件(也称为液晶显示板)所要求的规格是很严格的，为使所有象素正常工作，必须保证象素和驱动电路的高可靠性。尤其是，如果在驱动电路中发生不正常情况，这将导致其中一列(或一行)象素完全断开的称为线缺陷的故障。
[0005] 但是，从可靠性观点来看，使用多晶硅膜的TFTs仍然落后于LSIs中使用的MOSFETs(形成在单晶半导体衬底上的晶体管)等。只要没有克服这个缺陷，在形成LSI电路时很难使用TFTs的观点就越加稳固。
[0006] 本发明的申请人考虑到在将TFT与MOSFET对比时，涉及TFT结构的问题会影响其可靠性(尤其是抗热载流子特性)。
发明内容
[0007] 本发明是克服这些问题的技术，因此本发明的目的是实现具有比MOSFET高的或与其相同的可靠性的TFT。另外，本发明的另一目的是实现包括由使用这种TFT的电路形成的半导体电路的高可靠性半导体器件。
[0008] 为解决上述问题，本发明的n沟道TFT(以下称为NTFT)具有：用作其中形成反型层的半导体层中的源区或漏区的n型第一杂质区；和在沟道形成区和第一杂质区之间的两类杂质区(第二杂质区和第三杂质区)，这两杂质区表现为与第一杂质区相同的导电性类型。确定第二和第三杂质区的导电性的杂质的浓度低于第一杂质区的杂质浓度。第二和第三杂质区用作高电阻区，也称为LDD区。
[0009] 第二杂质区是与栅极交叠且栅绝缘膜置于其间的低浓度杂质区，并有提高抗热载流子特性的作用。另一方面，第三杂质区是不与栅极重叠的低杂质区，并有防止截止电流增加的作用。
[0010] 本发明最重要的特征是第一NTFT和第二NTFT位于同一衬底上，但是分别具有不同的第二杂质区长度。换言之，根据工作电压的不同，应该设置有适当第二杂质区长度的合适的TFTs。具体地说，当第二TFT的工作电压高于第一TFT的工作电压时，在第二TFT上的第二杂质区的长度比在第一TFT上的长。
[0011] 按照本发明，提供了一种包括在衬底上的第一和第二TFT的半导体器件，所述第一和所述第二TFT各包括：
[0012] 具有沟道形成区、第一杂质区、第二杂质区、以及形成在所述第一杂质区和所述第二杂质区之间的第三杂质区的半导体层；和
[0013] 邻近所述半导体层并有栅绝缘膜置于其间的栅极，
[0014] 其中所述第二杂质区位于所述半导体层中，以便与所述栅极重叠且所述栅绝缘膜置于其间，
[0015] 其中所述第一和第三杂质区与所述栅极不重叠，
[0016] 其中所述第二杂质区呈现出有这样的浓度梯度，即该第二杂质区中包含的杂质元素的浓度随着与所述第三杂质区的距离减小而增加，和
[0017] 其中形成在所述第一TFT中的第二杂质区的长度与形成在所述第二TFT中的第二杂质区的长度不同。
[0018] 按照本发明，提供一种包括在衬底上的第一和第二NTFT的半导体器件，所述第一和所述第二NTFT各包括：
[0019] 具有沟道形成区、第一杂质区、第二杂质区、以及形成在所述第一杂质区和所述第二杂质区之间的第三杂质区的半导体层；和
[0020] 邻近所述半导体层并有栅绝缘膜置于其间的栅极，
[0021] 其中所述第二杂质区位于所述半导体层中，以便与所述栅极重叠且所述栅绝缘膜置于其间，
[0022] 其中所述第一和第三杂质区与所述栅极不重叠，
[0023] 其中所述第二杂质区呈现出有这样的浓度梯度，即该第二杂质区中包含的元素周期表第15族中的元素的浓度随着与所述第三杂质区的距离减小而增加，以及[0024] 其中形成在所述第一NTFT中的第二杂质区的长度与形成在所述第二NTFT中的第二杂质区的长度不同。
[0025] 按照本发明，还提供了一种包括在衬底上的第一和第二NTFT的半导体器件，所述第一和所述第二NTFT各包括：
[0026] 具有沟道形成区、第一杂质区、第二杂质区、以及形成在所述第一杂质区和所述第二杂质区之间的第三杂质区的半导体层；和
[0027] 邻近所述半导体层并有栅绝缘膜置于其间的栅极，
[0028] 其中所述第二杂质区位于所述半导体层中，以便与所述栅极重叠且所述栅绝缘膜置于其间，与所述第二杂质区重叠的一部分所述栅极为锥形，
[0029] 其中所述第一和第三杂质区与所述栅极不重叠，和
[0030] 其中形成在所述第一NTFT中的第二杂质区的长度与形成在所述第二NTFF中的第二杂质区的长度不同。
[0031] 通常，众所周知抗热载流子能力由于所谓GOLD结构(栅-漏重叠的LDD)而提高。这种技术已经开始适用于TFTs，但是由于常规GOLD结构而使截止电流增加(在TFT处于截止状态时流过的电流)的问题已经被不合理地忽略了。
[0032] 本发明的申请人考虑必须解决以上问题，并研究证明通过形成不与栅极交叠的杂质区(第三杂质区)可以显著减小截止电流。因此可以说本发明的特征在于第三杂质区的有源形成。
[0033] 注意，栅极是与半导体层相交叠且栅绝缘膜置于其间的电极，并且是用于将电场施加于半导体层并形成反型层的电极。与半导体层相交叠而栅绝缘膜置于其间的部分栅布线是栅极。
[0034] 此外，本发明的栅极的膜厚在栅极周边从中间平坦部分向外线性或逐渐减小。即，其特征在于构图成锥形。
[0035] 通过(使杂质通过)栅极的锥形区用杂质掺杂第二杂质区以施于导电性。因此浓度梯度反映栅极的侧表面的倾斜度(锥部的膜厚的变化)。换言之，掺杂进第二杂质区的杂质浓度从沟道形成区向第一杂质区逐渐增加。
[0036] 这是由于锥形区中的膜厚不同而使杂质到达的深度的变化引起的。换言之，当观察深度方向的杂质浓度分布时，掺杂的杂质处于最高浓度的深度随着栅极锥部的倾斜度而变化。
[0037] 可以在具有这种结构的第二杂质区内部形成杂质浓度梯度。本发明的特征在于有源地形成这种类型的浓度梯度，形成提高电场释放效应的TFT结构。
[0038] 另外，本发明中其它栅极的结构是与栅绝缘膜接触的第一栅极和形成在第一栅极上的第二栅极的叠层。当然也可以使用单层第一栅极。
[0039] 在这种结构中，第一栅极的侧表面(锥部)具有形成有栅绝缘膜且角度(用θ表示，以下称为锥角)等于或大于3°且等于或小于40°(如果等于或大于5°并等于或小于35°是希望的，如果等于或大于8°并等于或小于20°则更好)的锥形形状。另一方面，第二栅极在沟道纵向的宽度比第一栅极的窄。
[0040] 对于有上述类型叠层栅极的薄膜晶体管，包含在第二杂质区中的杂质的浓度分布反映第一栅极的锥部的膜厚的变化。其杂质浓度在第一杂质区的方向从沟道形成区逐渐增加。
[0041] 有上述结构的NTFT具有高的抗热载流子能力，并且其耐电压特性(抵抗由于电场浓度引起的绝缘击穿的特性)也很好，因此可以防止随着时间的增加而使导通电流(在TFT处于导通状态时流过的电流)变坏。这种效果是由于形成第二杂质区产生的。
[0042] 另外，通过形成第三杂质区可以大大减小截止电流。总之，形成第三杂质区是本发明的NTFT的特征。
[0043] 本发明NTFT具有非常高的可靠性。因此在NTFT互补地与PTFT组合形成用在液晶显示器件或电致发光显示器件的象素区中的CMOS电路时，可以形成高可靠性电路。换言之，与常规NTFT相比，可以防止由于NTFT退化引起的电路能力下降。
[0044] 注意，在本发明中不是特别需要使用上述TFT结构用于p沟道型薄膜晶体管(以下称为PTFT)。即，可以使用公知的结构，因为PTFT没有与NTFT一样多的退化问题。当然也可以使用与NTFT相同的结构。
附图说明
[0045] 附图中：
[0046] 图1A-1D是说明AM-LCD的电路布局的示意图；
[0047] 图2A-2C是表示AM-LCD的截面结构的示意图；
[0048] 图3A-3D是表示NTFT的制造工艺的示意图；
[0049] 图4A-4C是表示NTFT的制造工艺的示意图；
[0050] 图5是表示NTFT的截面结构的示意图；
[0051] 图6A-6D是表示NTFT的截面结构的示意图；
[0052] 图7是表示NTFT的截面结构的示意图；
[0053] 图8是表示AM-LCD的外部示意图；
[0054] 图9A-9C是表示CMOS电路的截面结构的示意图；
[0055] 图10A-10F是表示CMOS电路的制造工艺的示意图；
[0056] 图11A-11F是表示电子设备例子的示意图；
[0057] 图12是表示模拟结果的示意图；
[0058] 图13是表示偏置功率密度和锥角之间关系的示意图；
[0059] 图14是表示CF4流率和锥角之间关系的示意图；
[0060] 图15是表示W/抗蚀剂选择率和锥角之间关系的示意图；
[0061] 图16A-16B是表示有源矩阵型EL显示板截面结构的示意图；
[0062] 图17是表示有源矩阵型EL显示板中的象素部分的结构的示意图；
[0063] 图18A-18B分别表示有源矩阵型EL显示板中的象素部分的结构和用于象素部分的电路结构的示意图；
[0064] 图19是表示有源矩阵型EL显示板中的象素部分结构的示意图；
[0065] 图20A-20C是表示用于有源矩阵型EL显示板中的象素部分的电路结构示意图；
[0066] 图21是表示液晶的电光特性的示意图；
[0067] 图22A-22D是表示电子设备例子的示意图；
[0068] 图23A和23B是表示光学发动机的结构的示意图。
具体实施方式
[0069] [实施方式1]
[0070] 在实施方式1中，图3A-3D和图4A-4C是用于解释用在本发明中的TFT的制造工艺。
[0071] 首先在衬底100的整个表面上形成基底膜101，并在基底膜101上形成岛形的半导体层102。然后在衬底100的整个表面区域形成作为栅绝缘膜的绝缘膜103，并覆盖半导体层102(见图3A)。
[0072] 以下物质可以用做衬底100：玻璃衬底；石英衬底；晶体玻璃衬底；金属衬底；不锈钢衬底；和如聚对苯二甲酸乙二醇酯的树脂衬底(PET)。
[0073] 基底膜101是防止迁移离子如钠离子从衬底100向半导体层102扩散的膜，并增强形成在衬底100上的半导体层的粘附性。可以使用单层或多层无机绝缘膜如氧化硅膜、氮化硅膜或氧化的氮化硅膜用于基底膜101。
[0074] 基底膜不必只是用CVD或溅射淀积的膜。如果使用耐热衬底如石英，例如可以淀积非晶硅膜，然后热氧化，形成氧化的硅膜。
[0075] 可以如此选择半导体层102的材料，使其符合TFT的特性要求。可以使用非晶硅膜、非晶锗膜，或非晶硅锗膜，或通过用激光辐射或退火使这些非晶半导体膜结晶形成的晶体硅、晶体锗或晶体硅锗。可以用公知技术作为结晶方法。半导体层102的厚度在10和150nm之间(一般从20到50nm)。
[0076] 绝缘膜103是构成栅绝缘膜的膜。可以使用用等离子体CVD或溅射淀积的氧化硅、氮化硅或氧化的氮化硅的单层或多层无机绝缘膜。在叠层膜的情况下，例如可以使用两层氧化的氮化硅和氧化硅、或者被氧化硅膜夹在其中的氮化硅膜的叠层。
[0077] 在绝缘膜103上形成构成栅极(栅布线)的第一导电膜104和第二导电膜105(见图3B)。
[0078] 第一导电膜104构成具有锥部的第一栅极(第一栅布线)。因此希望可以容易被锥形腐蚀的材料的薄膜。例如，通常使用铬(Cr)膜、钽(Ta)膜、以钽作为其主要成分(等于或大于50％成分比例)的薄膜或含有磷的n型硅(Si)膜。
[0079] 此外，对于本发明来说第一导电膜104的膜厚是主要的参数，因为它确定第二杂质区(覆盖栅极的杂质区)的长度(在沟道纵向)。在本发明中该长度在50到500nm范围内选择(在150和300nm之间是所希望的，而在200和25nm之间则更好)。
[0080] 另外，第二导电膜105是构成第二栅极(第二栅布线)的薄膜，并可以用下列之一薄膜形成：铝(Al)膜；铜(Cu)膜；以铝或铜作为主要成分(等于或大于50％成分比例)的薄膜；铬(Cr)膜；钽(Ta)膜；氮化钽(TaN)膜；钛(Ti)膜；钨(W)膜；钼(Mo)膜；含有磷的n型硅膜；钨钼(W-Mo)膜；钽钼(Ta-Mo)膜；等。另外，不仅上述薄膜可以用做单层膜，而且也可以使用这些膜的任何组合的叠层。
[0081] 然而，需要选择在相互构图中可获得选择腐蚀率的用于第一导电膜和第二导电膜的材料。
[0082] 例如，可选择下列组合作为第一导电膜104/导电膜105材料：n型Si/Ta；n型Si/W-Mo合金；Ta/Al；Ti/Al；等。作为材料选择的进一步参考，希望第二导电膜105具有尽可能低的电阻率，并应该至少选自具有低于第一导电膜104的表面电阻的表面电阻的材料。这是因为栅布线和上层布线的连接穿过第二栅布线。
[0083] 接下来，在第二导电膜105上形成抗蚀剂掩模106。使用抗蚀剂掩模106腐蚀第二导电膜105，形成第二栅极107。可以使用各向同性湿腐蚀进行腐蚀。(见图3C)。
[0084] 然后用同一抗蚀剂掩模106进行第一导电膜104的各向异性腐蚀，形成第一栅极(第一栅布线)108。顺便提及，可以形成新的抗蚀剂掩模以在该腐蚀中使用。
[0085] 通过这种腐蚀，如图5所示，第一栅极108的侧表面与栅绝缘膜103形成等于或大于3°并等于或小于40°的锥角(θ)。希望该锥角等于或大于5°并等于或小于35°，如果等于或大于7°并等于或小于20°则更好。栅极108的锥部的膜厚变化随着锥角变小而变小，并且后来覆盖锥部的半导体层中的杂质浓度的变化相应地变得更平缓。
[0086] 而且，如果锥角超过40°，则作为本发明NTFT的最重要特性的第二杂质区(杂质浓度逐渐变化的区域)长度变得非常短，因此希望锥角保持在40°或小于40°。
[0087] 锥角定义为tanθ＝HG/WG，其中WG是锥部的宽度，HG是厚度(第一栅极108的膜厚)。
[0088] 然后去掉抗蚀剂掩模106，并用第二栅极107和第一栅极108做掩模，用于向半导体层102中掺杂n型或p型杂质。作为掺杂方法可以使用离子注入(质量分离型)和离子掺杂(非质量分离型)。
[0089] n型杂质是作为施主的杂质，并且对于硅和锗一般使用周期表的XV(15)族元素磷(P)和砷(As)。P型杂质是作为受主的杂质，并且对于硅和锗一般使用周期表的VIII(13)族元素硼(B)和镓(Ga)。
[0090] 这里用离子掺杂进行磷掺杂，形成n-型杂质区109和110。在通过栅绝缘膜103和第一栅极108的锥部掺杂磷的情况下，需要为离子掺杂工艺设置加速电压在相当高的80和160keV之间。注意这需要很小心，因为进入锥部下面区域中的磷的浓度和分布随着加速电压而变化，这将在后面介绍。
[0091] 这个掺杂工艺确定了n-型第二杂质区和n-型第三杂质区中磷的浓度分布，如后面介绍的(见图4A)。
[0092] 具体地说，通过(穿过)第一栅极108的锥部磷被掺杂进n型杂质区109和110-中，因此浓度梯度反映了第一栅极108的锥部膜厚的变化。换言之，掺杂进n 型杂质区109和110中的磷的浓度随着距离锥部下面的沟道形成区的距离的增加而逐渐增加。
[0093] 这是因为在深度方向磷的掺杂浓度由于锥部的膜厚不同而变化。就是说，当观察在深度方向磷的浓度分布中的任意浓度(例如在深度方向的平均浓度)的掺杂深度时，在半导体层的截面方向，深度随着栅极锥部的倾斜度而变化。
[0094] 磷浓度分布以波浪线示于图4A中，但这并不意味着磷不被掺杂在半导体层中的波浪线以下。相反，图4A只示意性地表示随着第一栅极108锥部的倾斜度而形成截面方向的磷浓度的上述变化。
[0095] 注意此时不需要进行垂直于衬底的磷掺杂工艺，并且可以倾斜掺杂含磷的离子。这种掺杂工艺对于磷被深掺杂到栅极内部的情况有效。
[0096] 接着形成抗蚀剂掩模111，覆盖第一栅极107和第二栅极108。该抗蚀剂掩模111确定第三杂质区的长度。通过抗蚀剂掩模111，用离子掺杂将n型杂质磷再次掺杂到半导体层102中。在不需要穿过第一栅极108的锥部掺杂的情况下，加速电压可设置为80到100keV左右(见图4B)。
[0097] 利用这种掺杂工艺，磷被选择地掺杂到没有被抗蚀剂掩模111覆盖的n型杂质区+109和110中，形成n 型第一杂质区112和113。此外，在图4A和图4B的掺杂工艺中，磷没有被掺杂到第二栅极107下面的区域114中，该区域114成为沟道形成区。
[0098] 另外，在没有通过上述工艺掺杂磷的n-型杂质区109和110中，与第一栅极108交-叠的由参考标记115和116指示的区域成为n 型第二杂质区。没有与第一栅极108交叠-
的区域成为n 型第三杂质区117和118。
的区域成为n 型第三杂质区117和118。
[0099] 注意在图4B掺杂工艺之前栅布线可用做掩模，腐蚀绝缘膜103，暴露半导体层102的表面。在这种情况下，不需要穿过绝缘膜，并且加速电压可以设置为低到约10keV。换言之，可以减轻系统负载。由于杂质可以直接掺杂到半导体层中，因此还可以提高生产率。
[0100] 在这一点上，如图6A到6D所示，第二杂质区115和116中的磷浓度分布可以分为四种类型。为区别这些类型，在图6A-6D中加上符号A、B、C、D。注意形成第二杂质区115和116以具有围绕栅极中心的左右对称性，因此图6A-6D只着重表示和解释第二杂质区115。
[0101] 如图6A所示，第二杂质区115A中的磷浓度分布对应第一栅极108锥部的膜厚变化，并且峰值浓度深度随着锥部的倾斜度变化而变化。另外，在图6A的情况下绝对没有磷被掺杂到沟道形成区114A中，并且磷被几乎均匀地掺杂到整个第三杂质区117A膜中。
[0102] 而且，此时，如解释图4A时所示，第二杂质区115A里面的磷浓度分布具有遵循第一栅极108的锥形的截面方向的浓度分布。换句话说，对于掺杂到半导体层中的磷的浓度相对于深度方向均分的情况，磷浓度从沟道形成区114A向第三杂质区117A逐渐增加。
[0103] 这是因为由于通过第一栅极108锥部掺杂磷而形成了第二杂质区115A内部的截面方向的浓度梯度。在这种情况下，沟道长度LA对应沟道纵向的第二栅极107的宽度。
[0104] 图6B表示图4A的磷掺杂工艺的加速电压设置得高于图6A的情况的例子。在这种情况下，在第二杂质区和沟道形成区的连接部分(以下称为沟道结)中的磷浓度不接近于零(或者与沟道形成区中的磷浓度相同)，如图6A所示。在沟道结中磷也被掺杂到一定水平。
[0105] 这种情况下沟道长度LB对应第二栅极107在沟道纵向的宽度。此外，即使加速电压与图6A中的相同，如果锥角θ小于图6A中的锥角(当锥部的膜厚很薄时)，则可以获得象图6B中那样的第二杂质区中的磷浓度分布。
[0106] 通过将加速电压设置得更高，如图6C所示，磷以近似于均匀水平被掺杂到第二杂质区115C的整个半导体层中。对于这种情况，沟道长度LC对应第二栅极107在沟道纵向的宽度。
[0107] 另外，图6D表示在图4A的磷掺杂工艺中加速电压设置为低于图6A的情况的例子。如图6D所示，在此情况下，第一栅极108的一部分锥部用做掩模，因而在锥部的膜厚变薄的区域中选择地进行掺杂。
[0108] 换言之，开始形成从沟道结外部(靠近第三杂质区的侧面)掺杂磷的区域。沟道长度不与第二栅极107在沟道纵向的宽度相一致，而是比该宽度长。
[0109] 此外，即使加速电压与图6A中的相同，如果锥角θ比图6A中的大(当锥部膜厚很厚时)，可获得象图6D中所示那样的第二杂质区中的磷浓度分布。
[0110] 此时，第一杂质区112和113的长度在2和20μm之间(通常在3和10μm之间)。19 21 3 20 20
此外，半导体层中的磷浓度在1×10 和1×10 原子/cm 之间(通常在1×10 和5×10
3
原子/cm 之间)。第一杂质区112和113是低电阻区，它们每个将源布线或漏布线电连接到TFT上，并且是源区或漏区。
此外，半导体层中的磷浓度在1×10 和1×10 原子/cm 之间(通常在1×10 和5×10
3
原子/cm 之间)。第一杂质区112和113是低电阻区，它们每个将源布线或漏布线电连接到TFT上，并且是源区或漏区。
[0111] 此外，第二杂质区115和116的长度在0.1和3.5μm之间(通常从0.1到0.5μm，15 17 3 15
希望在0.1和0.3μm之间)，且磷浓度为1×10 到1×10 原子/cm(典型为5×10 和
16 3 16 16 3
5×10 原子/cm 之间，希望从1×10 到2×10 原子/cm)。
希望在0.1和0.3μm之间)，且磷浓度为1×10 到1×10 原子/cm(典型为5×10 和
16 3 16 16 3
5×10 原子/cm 之间，希望从1×10 到2×10 原子/cm)。
[0112] 此外，第三杂质区117和118的长度在0.5和3.5μm之间(典型为从1.5到16 19 3 17 18 3
2.5μm)，并且磷浓度从1×10 到1×10 原子/cm(典型为从1×10 到5×10 原子/cm，
17 18 3
希望从5×10 到1×10 原子/cm)
2.5μm)，并且磷浓度从1×10 到1×10 原子/cm(典型为从1×10 到5×10 原子/cm，
17 18 3
希望从5×10 到1×10 原子/cm)
[0113] 另外，沟道形成区114是本征半导体层，或其中以1×1016到5×1018原子/cm3浓度掺杂硼的区域。硼用于控制阈值电压并防止击穿，但如果能获得相同的效果也可以用其它元素代替。
[0114] 注意图4B所示的例子中，分别在第一杂质区112和113与第二杂质区115和116之间形成不与栅极交叠的低浓度杂质区(第三杂质区117和118)。然而，可以在第一杂质区和第二杂质区之间形成具有不同杂质浓度的每两个或多个杂质区。对于本发明，在第一杂质区112和113与第二杂质区115和116之间至少存在一个杂质区，并且该杂质区的杂质(磷)浓度比杂质区112和113的杂质浓度低，其电阻比杂质区112和113的电阻高。
[0115] 形成第一杂质区112和113之后去掉抗蚀剂掩模111。然后进行热处理，使掺杂到半导体层中的磷激活。对于激活工艺可以用准分子激光器或红外灯进行光学退火，而不仅是热退火。
[0116] 接下来由氧化硅膜等形成层间绝缘膜119。然后在栅绝缘膜103和层间绝缘膜119中形成接触孔以达到第一杂质区112和113与第二栅布线107。随后形成漏布线120、源布线121、和用于栅布线的引出引线布线(未示于图中)。这样就完成了具有如图4C所示结构的NTFT。
[0117] [实施方式2]
[0118] 实施方式2是栅极(栅布线)结构不同于实施方式1的例子。具体地说，栅极具有实施方式1中的不同宽度的两个栅极的叠层结构，但实施方式2中省略了上部第二栅极，并且只用第一栅极形成栅极并具有锥部。
[0119] 实施方式2示于图7中。注意，实施方式2在结构上与实施方式1几乎相同，因此只有不同点用参考标记标出并解释。
[0120] 在图7中，与图4C中所示结构的不同点在于栅极130是由单层膜形成的。因此关于实施方式1的解释适用于所有的其它部分。
[0121] 希望能容易锥形腐蚀的材料用于作为栅极130的导电膜。对于可以使用的薄膜，可以使用实施方式1中的用做第一导电膜104的材料。
[0122] 此外，栅极130的锥角在3°和40°之间。希望锥角在5°和35°之间，而且从7°到20°则更好。可以用公知腐蚀技术得到这种锥形，但是通过控制使用高密度等离子体的腐蚀装置的偏置功率密度可容易地获得所希望的锥角。
[0123] 而且，对于形成具有实施方式2的结构的NTFT的制造工艺的具体条件可以参照实施方式1。
[0124] 另外，在实施方式2中，第二杂质区可以分为如图6A-6D所示的4类，与实施方式1的相同。在形成第二栅极130时使用的抗蚀剂掩模确定了用于实施方式2的情况的沟道长度，代替第二栅极107。
[0125] 但是，在实施方式1中，即使第一栅极108的厚度做得较薄，通过将第二栅极107做得较厚，可以得到低电阻，这是因为栅极具有叠层结构。然而，在实施方式2中栅极130是具有锥部的单层电极，因此膜厚变得比第一栅极108的厚，如对于实施方式1解释的那样。
[0126] 这样就可以通过调整锥角来延长锥部上的宽度WG，并且在想要延长第二杂质区时这是有利的。另一方面，以同样的量掺杂磷更困难了，由于小锥角而使膜厚变厚，并且已经考虑了象图6D所示的结构。
[0127] [模拟结果]
[0128] 本发明的申请人通过模拟研究在图4A所示磷掺杂工艺中被掺杂到第一栅极锥部下面的磷的浓度及其分布，结果示于图12中。注意使用ISE(集成系统工程AG)半导体器件模拟器假想封装用于模拟。
[0129] 图12表示第一栅极的边缘部分的磷浓度分布。用300nm厚的第一栅极和10.5°15 2
的锥角进行计算。此外，对用110kev的加速电压和1×10 离子/cm 的磷剂量的等离子体掺杂(离子掺杂)的情况进行计算。注意栅绝缘膜的厚度为115nm，半导体层膜厚为50nm，并且基底膜(氧化硅膜)厚度为300nm。
的锥角进行计算。此外，对用110kev的加速电压和1×10 离子/cm 的磷剂量的等离子体掺杂(离子掺杂)的情况进行计算。注意栅绝缘膜的厚度为115nm，半导体层膜厚为50nm，并且基底膜(氧化硅膜)厚度为300nm。
[0130] 通过观察图12可以清楚地确定，在整个半导体层(表示为Si层)的外部，磷浓度在第一栅极锥部下面的区域中的沟道长度方向变化。即，通过远离沟道形成区(通过向第一杂质区靠近)，磷浓度增加并且急剧出现梯度状态。
[0131] 这里加速电压为110keV，但是如果加速电压更高的话，则可期望内部(第一栅极内部)的磷浓度更高。另外，使用离子注入法可以改变浓度分布。但是，本发明的主要目的是在LDD区(包括与栅极交叠的部分)内部形成这种磷浓度分布梯度，并增强电场释放效应，因此操作者可以适当确定最佳浓度分布。
[0132] [实施例1]
[0133] 实施例1表示在实施方式中解释的NTFT用于制造有源矩阵型液晶显示器件(AM-LCD)的例子。
[0134] 图8是实施例1的AM-LCD的结构示意图。AM-LCD具有液晶夹在有源矩阵衬底200和相对衬底206之间的结构。有源矩阵衬底200具有象素区201、驱动象素区201的栅驱动电路202和上面的源驱动电路203。这些驱动电路分别通过源布线和漏布线连接到象素区201。
[0135] 此外，在衬底上形成信号处理电路204，以便处理传输到源驱动电路203的视频信号。作为信号处理电路的例子可以是D/A转换器电路、信号分配电路、v校正电路等。然后，为输入视频信号而形成外引线，并且FPC205与外引线连接。
[0136] 在玻璃相对衬底206表面上形成如ITO膜的透明导电膜。该透明导电膜是与象素区201中的象素电极相对的相对电极，液晶材料由形成在象素电极和相对电极之间的电场驱动。而且，如果需要的话，可以在相对衬底206上形成布线膜、滤色器、黑掩模等。
[0137] 具有上述布局的AM-LCD具有不同的最低要求工作电压(电源电压)，这取决于电路。例如，考虑施加于液晶的电压和驱动象素区中的象素TFT的电压，工作电压应在14和20V之间。因此，必须使用能够经受高施加电压的TFT(以下称为耐高电压型TFT)。
[0138] 另外，约5到10V的工作电压对于用在源驱动电路和栅驱动电路中的移位寄存器电路等来说足够了。由于工作电压变低，因此优点是具有与外部信号的相容性并抑制功耗。但是，虽然上述耐高电压型TFT具有良好的抗耐电压特性，但却牺牲了其工作速度，因此不适合于需要高速度工作的电路如移位寄存器电路。
[0139] 因此，形成在衬底上的电路分为要求重点在耐电压特性上的TFT的电路，和要求重点在工作速度上的TFT的电路，这取决于它们的目的。因此，为了有效利用本发明的NTFT，重要的是根据使用的电路采用结构。
[0140] 实施例1的具体结构示于图1A-1D中。图1A表示从上面看的AM-LCD的方框图。参考标记11表示用做显示部分的象素区。此外，参考标记12a表示移位寄存器电路，12b表示电平移位电路，12c表示缓冲电路。这些电路一起形成单栅驱动电路12。
[0141] 注意AM-LCD包括栅驱动电路12，从而将象素区11夹在其间，如图1A所示，它们共用同一栅布线。换言之，AM-LCD具有冗余，即使栅驱动电路之一出现故障，电压也可以施加给栅布线。
[0142] 另外，参考标记13a表示移位寄存器电路，13b表示电平移位电路，13c表示缓冲电路，13d表示取样电路。这些电路一起形成源驱动电路13。预充电电路14形成在与源驱动电路相对的侧面，将象素区夹在中间。
[0143] 在这种结构类型的AM-LCD中，移位寄存器电路12a和13a是要求高速度工作的电路，工作电压低到3.3和10V之间(典型为3.3到5V)，对于耐高电压特性没有特别的要求。因此，在使用本发明的NTFT时，希望采用不会降低工作速度的结构。因此，作为电阻部分的第二杂质区和第三杂质区窄到最小值。
[0144] 图1B是在要求高速工作的电路中必须使用的CMOS电路的示意图，主要是移位寄存器电路和其它信号处理电路。说明一下，在图1B中，参考标记15表示第一栅极，16表示第二栅极，只有NTFT具有图4C所示结构。此外，参考标记17表示有源层，18和19表示源布线，20表示漏布线。
[0145] 另外，图1B的CMOS电路的截面结构示于图2A中。对于图2A结构的情况，第二杂质区21的长度(WG1)可以在0.1和3.0μm之间(最好在1.0和2.0μm之间)。可以通过调整第一栅极15的锥角来控制此长度(WG1)。这是因为通过第一栅极15锥部掺杂杂质形成了有浓度梯度的第二杂质区。此时该锥角为25°和40°之间。然而，根据第一栅极15的膜厚将会改变该适当的值。
[0146] 此外，最好第三杂质区22a尽可能地小，这取决于条件状况，可以根本就不形成该杂质区。这是因为在移位寄存器电路或信号处理电路等中不需要涉及截止电流。如果这样，厚度将为0.1到1.5μm范围(典型为0.3到1.0μm)。
[0147] 总括图1B的电路，当图1B的电路电源电压为10±2V时，沟道长度可以为3.5±1.0μm，第二杂质区的长度可以为2.0±1.0μm，第三杂质区的长度可以为1.0±0.5μm。此外，如果电源电压为5±2V，则沟道长度为3.0±1.0μm，第二杂质区长度为2.0±1.0μm，第三杂质区长度为0.5±0.2μm。
[0148] 接着，图1C中所示CMOS电路主要适用于电平移位电路12b和13b、缓冲电路12c和13c、取样电路13d、和预充电电路14。驱动电压高为14和16V之间，因为这些电路需要大电流。尤其是在栅驱动器一侧，根据条件而定，有时需要19V的驱动电压。因此需要具有非常好的耐电压特性(高耐电压特性)的TFT。
[0149] 图2B表示图1C所示CMOS电路的截面结构。此时，第二杂质区24的长度(WG2)可以在1.5和4.0μm之间(最好为2.0和3.0μm)。此时，通过控制第一栅极23的锥角可以形成所需要的长度。例如，通过使锥角为3°和30°之间。但是根据第一栅极23的膜厚可以改变适当的值。
[0150] 同样在这种情况下，希望第三杂质区22b尽可能小，也可以不形成第三杂质区22b。原因与移位寄存器电路等的相同。因此不会太大影响到截止电流。说明一下，在形成第三杂质区时，第三杂质区25的长度在0.1到5.5μm的范围内(最好为1.0到3.0μm)。
但是，根据情况而定，20V的高电压可以施加于栅驱动器一侧的缓冲电路，这种情况下，需要形成较长的第三杂质区，以便减小截止电流。
但是，根据情况而定，20V的高电压可以施加于栅驱动器一侧的缓冲电路，这种情况下，需要形成较长的第三杂质区，以便减小截止电流。
[0151] 概括一下图1C的电路，当电源电压为16±2V时，沟道长度可以为5.0±1.5μm，第二杂质区的长度可以为2.5±1.0μm，第三杂质区长度可以为2.0±1.0μm。此外，如果电源电压为20±2V，沟道长度可以为5.0±2.0μm，第二杂质区长度可以为3.0±1.0μm，并且第三杂质区可以为4.0±1.5μm。
[0152] 尤其对于取样电路，沟道长度可以为4.0±2.0μm，第二杂质区的长度可以为1.5±1.0μm，第三杂质区长度可以为2.0±1.5μm。
[0153] 图1D表示象素区11的示意图，并于图2C中示出其象素区的任意截面结构。图1D中，参考标记25表示第一栅布线(包含第一栅极)，26表示第二栅布线(包含第二栅极)，27表示有源层，28表示源布线，29表示漏极，30表示象素电极。
[0154] 此外，连接到漏极29的象素电极30形成具有置于象素电极30和透明导电膜31之间的绝缘膜32的保存电容器，如图2C所示。保存电容器被形成得占据象素区的大部分(被源布线和栅布线围绕的区域)。而且，透明导电膜31与象素电极30被由树脂材料制成的绝缘膜33完全分离并绝缘。
[0155] 然后，考虑电压施加于液晶，象素TFT(象素区的开关元件)需要14到16V的工作电压。此外，积累在液晶和保存电容器中的电荷必须保存一帧的周期，因此截止电流必须尽可能小。
[0156] 为此，实施例1中的本发明NTFT使用双栅结构，并且第二杂质区34的长度(WG3)在0.5和3.0μm之间(最好在1.5和2.5μm之间)。另外，WG2(见图2B)和WG3可以做得相同，或者可以是不同长度。
[0157] 同样通过控制第一栅极25的锥角可以获得所希望的长度。例如，锥角可以为3°和30°之间。但是，根据第一栅极25的膜厚可以改变适当的值。
[0158] 此外，图2C中所示的象素区的特征在于第三杂质区35做得比图2A和2B所示的CMOS电路长。这是因为对于象素区减小截止电流的问题是最重要的问题。
[0159] 如参照图4B的解释，通过设置抗蚀剂掩模控制第三杂质区长度。在这种情况下，第三杂质区长度(WG3)可以为0.5到4.0μm(最好为1.5到3.0μm)。
[0160] 总括图1D，当电源电压为16±2V时，沟道长度可以为4.0±2.0μm，第二杂质区长度可以为1.5±1.0μm，第三杂质区可以为2.0±1.5μm。
[0161] 如上所述，在AM-LCD的例子中的单衬底上可以形成各种电路，所需要的工作电压(电源电压)不同，这取决于电路。这些结果示于表1中。
[0162] 表1
[0163]电源电压 沟道长度 第二杂质区长度 第三杂质区长度
(V) (μm) (μm) (μm)
<驱动电路> 10±2 3.5±1.0 2.0±1.0 1.0±0.5
信号处理电路，移
位寄存器电路，等
5±2 3.0±1.0 2.0±1.0 0.5±0.2
<驱动电路> 16±2 5.0±1.5 2.5±1.0 2.0±1.0
电平移位电路，
缓冲电路，等
20±2 5.0±2.0 3.0±1.0 4.0±1.5
取样电路 16±2 5.0±2.0 1.5±1.0 2.0±1.5
象素区 16±2 5.0±2.0 1.5±1.0 2.0±1.5
(V) (μm) (μm) (μm)
<驱动电路> 10±2 3.5±1.0 2.0±1.0 1.0±0.5
信号处理电路，移
位寄存器电路，等
5±2 3.0±1.0 2.0±1.0 0.5±0.2
<驱动电路> 16±2 5.0±1.5 2.5±1.0 2.0±1.0
电平移位电路，
缓冲电路，等
20±2 5.0±2.0 3.0±1.0 4.0±1.5
取样电路 16±2 5.0±2.0 1.5±1.0 2.0±1.5
象素区 16±2 5.0±2.0 1.5±1.0 2.0±1.5
[0164] 因此有所要求的承受特性可以不同的情况，以便对应电路的功能，而且在需要适应如实施例1的情况的TFT。可以说本发明的NTFT的适应性证明了其真实值。
[0165] [实施例2]
[0166] 在实施例2中介绍了构成CMOS电路和象素区的实施例1的NTFT的改进例子。
[0167] 图9A表示具有适用于要求高速工作的电路如移位寄存器电路的结构的CMOS电路。实施例2的特点是在源布线36一侧只形成第二杂质区37，在漏布线38一侧形成第二杂质区39和第三杂质区40。
[0168] CMOS电路一般有固定的源区和漏区，而且在漏区一侧只需要低浓度杂质区(LDD区)。相反，形成在源区一侧的LDD区(或偏移区)只用做电阻部分，并且是降低工作速度的原因。
[0169] 因此在实施例2中希望具有只在漏区一侧形成的第三杂质区的结构。第三杂质区是通过使用抗蚀剂掩模形成的，因此很容易只在漏区一侧形成第三杂质区。
[0170] 实施例2的结构用于形成象素区的象素TFT(NTFT)的例子示于图9B中。在图9B中，参考标记41到44表示第二杂质区，45和46表示第三杂质区。注意图9B结构的特征在于通过两层透明电极(一般为ITO电极)形成保存电容器，结构的制造工艺等可以在由本发明申请人申请的日本专利申请特许公开号平10-254097中看到，该文献对应于未审查U.S.申请系列号09/356,377。在这里引证JP10-254097和U.S.申请系列号09/356,377的整个公开供参考。
[0171] 在象素TFT的情况下，工作模式不同于CMOS电路，源区和漏区交替工作。需要第三杂质区45和46形成在象素TFT与输出端子(源布线或漏布线)互相连接的区域中。
[0172] 可是，对于图9B中所示双栅结构，形成得与两个TFTs连接的第二杂质区42和43主要用做电阻成分。而且，通过形成第三杂质区，可以形成更高的电阻区。因此图9B的结构采用了没有在线性串联的两个TFTs之间形成第三杂质区(不与棚极交叠的低浓度杂质区)的结构。
[0173] 如果对于液晶显示器件需要高清晰显示屏，则向象素的写入时间(用于施加于液晶的需要的电压的时间)非常短。因此，对于象素TFT也需要一定量的工作速度，并且需要尽可能多地减少电阻部分的结构。为此，可以说实施例2的结构是很好的。
[0174] 此外，图9A表示只有第二杂质区37形成在源布线36一侧，而第二杂质区39和第三杂质区40形成在漏布线38一侧的结构。图9C中的结构是更合理的。该结构中，在源布线36一侧既没有形成第二杂质区也没有形成第三杂质区。
[0175] 就是说，该结构中与源布线36连接的第一杂质区(源区)47直接与沟道形成区接触。因此可以避免在源区一侧形成不需要的电阻部分，并可实现能够高速度工作的CMOS电路。
[0176] 注意实施例2的结构对于实施例1中所示的所有电路都有效。换句话说，在NTFT源区一侧没有形成第三杂质区，而是第三杂质区只形成于其漏区一侧，因而可以提高工作速度，同时保持高可靠性。当然，实施例2可以与图6A-6D所示的所有例子相结合。
[0177] [实施例3]
[0178] 在实施例3中介绍使用本发明的CMOS电路的制造工艺。图10A-10F用于解释。
[0179] 首先，根据参照图3A、3B、3C和3D的上述实施例1进行处理。这个状态示于图10A中。但是，图10A表示在相同半导体层上形成两个TFTs(如图中所示左边的NTFT，右边的PTFT)的例子。
[0180] 在图10A中，参考标记51和52表示第一栅极，53和54表示第二栅极，55和56表示用于形成第一栅极或第二栅极的抗蚀剂掩模。抗蚀剂掩模55和56还用于形成第一栅极51和52上的锥部。
[0181] 注意，为使第二杂质区的长度不同，以便对应与图1A中所示相同的衬底上的电路，必须根据工作电压调节第一栅极的锥角以使电路工作。这种情况下，在形成第一栅极时，具有不同工作电压的电路必须使用抗蚀剂掩模分开形成锥角。
[0182] 然后，用第二栅极53和54做掩模进行磷掺杂工艺，形成n-型杂质区57-59。掺杂条件可以参考实施例1。在形成具有如参照图6A-6D解释的浓度梯度的杂质区的第一栅极51和52的锥部，通过透过第一栅极掺杂磷(见图10B)。
[0183] 接着，形成抗蚀剂掩模60，随后再次进行磷掺杂工艺，形成n+型杂质区61到63。参照图6A-6D介绍的第三杂质区由抗蚀剂掩模60确定。为改变第三杂质区长度以对应具有不同工作电压的电路，只改变抗蚀剂掩模的宽度(见图10C)。
[0184] 在图10C的工艺结束时完成CMOS电路的NTFT。然后，PTFT的第二栅极54用做掩模，以自对准方式腐蚀第一栅极52，去掉锥部。这样，第一栅极64形成为与第二栅极相同的形状。顺便提及，如果省略这个工艺也没问题(见10D)。
[0185] 然后，形成覆盖NTFT的抗蚀剂掩模65，并在实施例1的条件下进行硼掺杂工艺。- + ++
上述n 型杂质区和n 型杂质区都被该工艺反型，形成p 型杂质区66和67(见图10E)。
上述n 型杂质区和n 型杂质区都被该工艺反型，形成p 型杂质区66和67(见图10E)。
[0186] 去掉抗蚀剂掩模65之后，用氮化硅膜68覆盖第一栅极和第二栅极，并激活掺杂的磷和掺杂的硼。该工艺可以在炉子退火、激光退火和电灯退火的自由组合条件下进行。此外，氮化硅膜68可以保护第一栅极和第二栅极不受热和氧化反应。
[0187] 接下来，在氮化硅膜68上形成层间绝缘膜69，形成接触孔之后，形成源布线70和71和漏布线72。这样就获得了具有图10F所示结构的CMOS电路。
[0188] 应该注意，使用本发明NTFT的CMOS电路的一个例子示于实施例3中，但不限制实施例3的CMOS电路的结构。另外，在实现图1A-1D所示布局的情况下，需要分别为有不同工作电压的每个电路改变第一栅极上的锥角。
[0189] 而且，实施例3的结构可以与实施例1和2的结构自由组合。
[0190] [实施例4]
[0191] 在实施例4中，介绍为使本发明NTFT上的第一栅极侧面形成锥形的腐蚀条件。实施例4中，使用纯度为6N(99.9999％)或更高的钨靶，通过溅射形成形成第一栅极的导电膜。惰性气体可用做溅射气体，但可通过加入氮气(N2)形成氮化钨膜。
[0192] 实施例4中使用了在30nm氮化钨膜上的370nm钨膜的叠层结构。但是，不形成氮化钨膜也可以，而且可以在氮化钨膜下面形成硅膜。此外，可以形成在钨膜上具有氮化钨膜的叠层膜。
[0193] 如此获得层叠膜的氧含量为30ppm或低于30ppm。为此，电阻率可以为20μΩcm9 9 2
或更小，一般在6和15μΩcm之间，并且膜应力可以在-5×10 和5×10dyn/cm 之间。
或更小，一般在6和15μΩcm之间，并且膜应力可以在-5×10 和5×10dyn/cm 之间。
[0194] 然后，在上述叠层膜上形成抗蚀剂图形，并在叠层膜上进行腐蚀，形成第一栅极。此时，在实施例4中，为构图叠层膜可采用使用高密度等离子体的ICP(感应耦合等离子体)腐蚀装置。
[0195] 实施例4的特征在于调节ICP腐蚀装置上的偏置功率密度，以便获得所希望的锥角。图13是表示锥角和偏置功率的关系示意图。如图13所示，根据偏置功率密度可以控制锥角。
[0196] 实施例4中锥角为20°，因此偏置功率密度取为0.4W/cm2。当然，如果将偏置功2
率设置成不低于0.4W/cm，锥角也可以为20°。注意ICP功率是500W，气体压力为1.0Pa，气体流速CF4/Cl2为30/30sccm。
率设置成不低于0.4W/cm，锥角也可以为20°。注意ICP功率是500W，气体压力为1.0Pa，气体流速CF4/Cl2为30/30sccm。
[0197] 此外，也可以通过调节腐蚀气体(CF4和Cl2的混合气体)中CF4的流速比来控制锥角。图14是表示锥角和CF4流速比关系的示意图。如果CF4流速比增加，钨膜和抗蚀剂之间的选择性比变大，而且第一栅极的锥角基本上与CF4流速比成正比例增加。
[0198] 这样，改变锥角取决于钨膜和抗蚀剂之间的选择性比。钨膜/抗蚀剂选择性比和锥角的关系示于图15中。从图15可清楚看到钨膜/抗蚀剂选择性比和锥角成正比例关系。
[0199] 如上所述，通过使用ICP腐蚀装置以调节偏置功率密度和反应气体流速比可以很容易地控制形成在第一栅极侧面的锥角。注意，虽然实验数据只表示20°到80°范围内的锥角，但通过适当设置条件也可形成不大于20°的锥角(从3°到20°)。
[0200] 而且注意到，钨膜作为实施例4中的一个例子示出，但使用ICP腐蚀装置，对于如Ta、Ti、Mo、Cr、Nb、Si等导电膜，可以很容易地在图形边缘形成锥形。
[0201] 此外，给出了CF4和Cl2气体混合物用做腐蚀气体的例子，但腐蚀气体并不限于这种混合物，可以使用选自C2F6或C4F8的含氟的反应气体和选自Cl2、SiCl4或BCl3的含氯的气体的气体混合物。而且，CF4和Cl2加上20-60％氧的气体混合物也可用做腐蚀气体。
[0202] 实施例4的腐蚀技术可以与实施方式1、实施方式2和实施例1-3的任何一个的结构相结合。
[0203] [实施例5]
[0204] 本发明的结构可应用于所有半导体电路，而不仅仅是实施例1的液晶显示器件。即，本发明可用于如RISC处理器、AISC处理器等的微处理器，和从如D/A转换器等的信号处理电路到便携式器件(移动电话、PHS、可移动的计算机)的高频电路的范围。
[0205] 另外，通过使用本发明在形成在常规MOSFET上的层间绝缘膜上制造半导体电路，可以实现具有三维结构的半导体器件。因此，本发明可应用于使用常规LSI的所有半导体器件。换言之，本发明可以应用于SOI结构(使用单晶半导体薄膜的TFTs结构)，如SIMOX、Smart-Cut(SOITEC Co.的商标)、ELTRAN(Canon，Inc.的商标)等。
[0206] 而且，使用实施例1-4的任何组合都可实现实施例5的半导体电路。
[0207] [实施例6]
[0208] 本例展示了用于制造根据本申请的发明的有源矩阵型EL(电致发光)显示器件的工艺。
[0209] 图16A是表示根据本申请的发明制造的EL显示器件的顶视图。在图16A中，示出了衬底4010、象素部分4011、源侧驱动电路4012、和栅侧驱动电路4013，每个驱动电路与到达引到外部设备的FPC(柔性印刷电路)4017的布线4014到4016连接。
[0210] 象素部分最好与驱动电路一起被覆盖材料6000、第一密封材料(或外壳材料)7000和第二密封材料(或第二密封材料)7001密封。
[0211] 图16B是表示本例中的EL显示器件结构的剖视图。示出了衬底4010、基底膜4021、驱动电路部分4022(这里示出了由NTFT和PTFT构成的CMOS电路)、和象素部分
4023。(图16B中所示TFT是控制给EL元件的电流的TFT。)
4023。(图16B中所示TFT是控制给EL元件的电流的TFT。)
[0212] 本例中，图2A中所示的CMOS电路用于驱动电路部分4022。而且，控制给EL元件的电流的TFT(电流控制TFT)可以使用图9C中所示的NTFT，切换电流控制TFT的栅信号的TFT(开关TFT)可使用图2C中所示的TFT。
[0213] 完成本申请的发明的驱动电路部分4022和象素部分4023后，在由树脂构成的层间绝缘膜(平面化膜)4024上形成象素电极(阴极)4025。这个象素电极4025与用于象素部分的TFT4023的漏相连，并且可以包括光屏蔽导电膜(典型地，包括铝、铜或银作为主要成分的导电膜，或由上述导电膜和其它导电膜组成的叠层膜)。然后，在象素电极4025上形成绝缘膜4026，并在象素电极4025上面在绝缘膜4026中形成开口。
[0214] 接着形成EL(电致发光)层4027。该层可以是通过将如空穴注入层、空穴传输层、发光层、电子传输层、和电子注入层的公知EL材料自由组合的单层结构或多层结构。任何公知技术都可以用于这种结构。EL材料是低分子材料或高分子材料(聚合物)。前者可通过汽相淀积形成，后者可通过如旋涂、印刷或喷墨法等简单方法形成。
[0215] 在本例中，EL层是通过遮蔽掩模用汽相淀积形成的。得到的EL层允许每个象素发射不同波长的光(红、绿和蓝)。这就实现了彩色显示。其它合适的系统包括颜色转换层(CCM)和滤色器的结合以及白光发射层和滤色器的结合。无须说明，EL显示器件可以是单色的。
[0216] 在EL层4027上形成包括透明导电膜的阳极4028。该透明导电膜可以是用氧化铟和氧化锡的化合物或氧化铟和氧化锌的化合物形成的。希望尽可能多地清洁来自EL层4027和阳极4028之间的界面的潮气和氧。因而，通过在真空中依次形成EL层4027和阳极4028，或者在惰性气氛中形成EL层4027，然后在相同气氛中形成阳极4028而不暴露于空气可达到这个目的。在本例中，通过使用多室系统(多工具系统)的膜形成装置形成了所希望的膜。
[0217] 阳极4028在区域4029与布线4016连接。布线4016是给阳极4028输送规定电压的布线，并通过导电材料4030与FPC4017电连接。
[0218] 在区域4029中，阳极4028和布线4016之间的电连接需要层间绝缘膜4024和绝缘膜4026中的接触孔。这些接触孔可在形成EL层之前在腐蚀层间绝缘膜4024以形成用于象素电极的接触孔时或腐蚀绝缘膜4026以形成开口时形成。当绝缘膜4026进行腐蚀时，可同时腐蚀层间绝缘膜4024。如果层间绝缘膜4024和绝缘膜4026由相同材料构成，则可形成良好形状的接触孔。
[0219] 然后，形成钝化膜4031，以便覆盖EL元件表面。而且形成第一密封材料7000，以便包围EL元件并将覆盖材料6000施加于衬底4010上。然后在被衬底4010、覆盖材料6000和第一密封材料7000包围的区域内部形成填充材料6004。
[0220] 填充材料6004还用做粘合剂以粘附到覆盖材料6000上。作为填充材料6004，可采用PVC(聚氯乙烯)、环氧树脂、硅树脂、PVB(聚乙烯醇缩丁醛)、或EVA(乙烯乙烯基乙酸酯)。最好在填充材料6004中形成吸水材料(例如氧化钡)，因为这样可以保持潮气吸收效果。
[0221] 而且，在填充材料6004中含有间隔物。最好使用包括氧化钡的球形间隔物以保持在间隔物中吸收潮气。
[0222] 在间隔物被包含在填充材料中的情况下，钝化膜4031可减轻间隔物的压力。当然，也可以使用不同于钝化膜的其它膜如有机树脂，用于减轻间隔物的压力。
[0223] 而且，代替填充材料，惰性气体(如氩、氦、和氮)可引入由衬底4010、覆盖材料6000和第一密封材料7000包围的区域中。
[0224] 作为覆盖材料6000，可使用玻璃板、FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、Mylar膜、聚酯膜或丙烯酰基膜。在本实施例中，覆盖材料应该是透明材料，因为从EL元件发射的光要穿过覆盖材料6000。
[0225] 但是，当从EL元件发射的光射向相反方向时，金属板(例如不锈钢板)、陶瓷板、和被PVF膜或Mylar膜夹在其间的铝箔可用做覆盖材料6000。
[0226] 布线4016通过第一密封材料7000和衬底4010之间的间隙与FPC4017电连接。与上述解释的布线4016一样，其它布线4014和4015也与第一密封材料7000下面的FPC4017电连接。
[0227] 最后，形成第二密封材料7001，以便覆盖第一密封材料7000的露出部分和一部分FPC4017，用于获得完全与空气隔绝的结构。相应地，获得具有图16B中所示截面的EL显示器件。
[0228] 通过将本实施例中所述的EL显示器件结合到本发明中，优点是可得到具有高可靠性的EL显示器件。本实施例的结构可与实施例1-5的任何一个以任何所需要的方式结合。
[0229] [实施例7]
[0230] 在本实施例中，很详细地解释了实施例6中的EL显示器件的象素区结构。图17表示象素区的截面；图18A表示其顶视图；图18B表示用于象素区的电路结构。在图17、18A和18B中，同样，相同部分使用了相同的参考标记。
[0231] 在图17中，形成在衬底1701上的开关TFT1702是具有图2C所示结构的NTFT。本例中，它具有双栅结构。开关TFT1702的双栅结构基本上具有串联的两个TFTs，因此有减小穿过它的截止电流的优点。
[0232] 本例中，开关TFT1702具有这种双栅结构，但不是限制性的。也可以具有单栅结构或三栅结构，或者具有三个以上栅的其它多栅结构。另外，开关TFT1702可以是图2A或2B所示的PTFT。
[0233] 电流控制TFT1703是如图9C所示的NTFT。开关TFT1702中的漏布线1704经过布线1705与电流控制TFT1703的栅极1706电连接。
[0234] 电流控制TFT1703具有本发明确定的结构是很重要的。电流控制TFT是用于控制穿过EL器件的电流量的元件。因此，大量电流流过该TFT，并且该元件即电流控制TFT具有热退化和热载流子退化的很大的危险。因此，对于该元件，本发明的结构是非常有利的，其中LDD区是如此构成的：栅极经过其间的栅绝缘膜与电流控制TFT中的漏区交叠。
[0235] 本例中示出了具有单栅结构的电流控制TFT1703，但也可以具有带多个串联的TFTs的多栅结构。此外，多个TFTs可以并联，因此沟道形成区基本上被分为多个部分。在这类结构中，可以有效地实现热辐射。这种结构的优点是它可保护器件不会热退化。
[0236] 如图18A所示，作为电流控制TFT1703中的栅极1706的布线与电流控制TFT的漏布线1708在由1707表示的区域中交叠，绝缘膜置于其间。在这种状态，由1707表示的区域形成电容器。电容器1707用于保存施加于电流控制TFT1703中的栅极的电压。漏布线1708与电源线(供电线)1709相接。
[0237] 在开关TFT1702和电流控制TFT1703上形成第一钝化膜1710。在膜1710上形成绝缘树脂的钝化膜1711。通过采用平面化膜1711的平面化去掉TFT中的分层部分的水平差是很重要的。这是因为在后面步骤中在先前形成的层上要形成的EL层非常薄，如果先前形成的层存在水平差，EL器件常常会出现由光发射问题引起的故障。因而，希望在形成上面的象素电极之前尽可能预先平面化先前形成的层，从而使EL层可以形成在平面化表面上。
[0238] 参考标记1712表示高反射率的导电膜的象素电极(EL器件中的阴极)。该象素电极1712与电流控制TFT1703中的漏区电连接。这种情况下，最好NTFT用做电流控制TFT1703。而且，最好象素电极1712是铝合金、铜合金或银合金的低电阻导电膜，或者是这些膜的叠层。不用说，象素电极1712可具有带有任何其它导电膜的叠层结构。
[0239] 在形成在绝缘膜(最好是树脂的)的存储体1713a和1713b之间的凹槽(其对应象素)中形成光发射层1714。在所示结构中只示出一个象素，但可以在对应R(红)、G(绿)和B(蓝)不同颜色的不同象素中分别形成多个光发射层。在本例中，用于光发射层的有机EL材料可以是任何的π-共扼聚合物材料。这里可用的典型聚合物材料包括聚对苯烯-1，2-亚乙烯(polyparaphenylenevinylene)(PVV)材料、聚乙烯咔唑(PVK)材料、聚芴(polyfluorene)材料等。
[0240] 各种类型的PVV型有机EL材料是公知的，如在H.Shenk，H.Becker，O.Gelsen，E.Klunge，W.Kreuder， 和 H.Spreizer；Polymers for Light Emitting Diodes，EuroDisplay Proceeding，1999，pp.33-37和日本专利特许公开号10-92576(1998)中公开的那些材料。在这里可以使用这些公知材料的任何一种。
[0241] 具体地说，氰基聚对苯烯-1，2-亚乙烯可用于红光发射材料；聚对苯烯-1，2-亚乙烯可用于绿光发射材料；聚对苯烯-1，2-亚乙烯或聚烷基亚苯基(polyalkylphenylene)可用于蓝光发射材料。用于光发射层的膜厚可以在30和150nm之间(最好在40和100nm之间)。
[0242] 上面提到的这些化合物仅作为这里采用的有机EL材料的例子的参考，而根本不是限制。光发射层可以与电荷传输层或电荷注入层以任何所需要的方式结合，形成想要的EL层(其用于光发射和用于光发射的载流子转移)。
[0243] 具体地说，本例是说明形成光发射层使用的聚合物材料的实施例，而并不是限制性的。低分子有机EL材料也可以用于光发射层。对于电荷传输层和电荷注入层，还可采用无机材料，如碳化硅等。用于这些层的各种有机EL材料和无机材料都是公知的，它们都可以在这里使用。
[0244] 本例中，在光发射层1714上形成PEDOT(聚噻吩)或PAni(聚苯胺)的空穴注入层1715，从而形成用于EL层的叠层结构。在空穴注入层1715上形成透明导电膜的阳极1716。
本实施例中，由光发射层1714发射的光射向顶表面(即TFT的向上方向)。因此，在这里阳极必须能传输光。对于阳极的透明导电膜，可使用氧化铟和氧化锡的化合物以及氧化铟和氧化锌的化合物。但是，由于阳极是在已经形成具有不良耐热性的光发射层和空穴注入层之后形成的，最好阳极的透明导电膜是能以尽可能低的温度形成膜的材料的。
本实施例中，由光发射层1714发射的光射向顶表面(即TFT的向上方向)。因此，在这里阳极必须能传输光。对于阳极的透明导电膜，可使用氧化铟和氧化锡的化合物以及氧化铟和氧化锌的化合物。但是，由于阳极是在已经形成具有不良耐热性的光发射层和空穴注入层之后形成的，最好阳极的透明导电膜是能以尽可能低的温度形成膜的材料的。
[0245] 当形成阳极1716时，完成EL器件1717。这里如此制造的EL器件1717表示包括象素电极(阴极)1712、光发射层1714、空穴注入层1715和阳极1716的电容器。如图18A所示，象素电极1712的区域与象素区域近似相同。因此，这里整个象素用做EL器件。因而，这里制造的EL器件的光利用效率很高，并且该器件可以显示清晰的图像。
[0246] 在本实施例中，第二钝化膜1718形成在阳极1716上。对于第二钝化膜1718，最好使用氮化硅膜或氮化氧化硅膜。膜1718的作用是使EL器件与外部环境隔离。膜1718有防止有机EL材料由于氧化而退化的功能，并有防止有机EL材料放气的功能。通过这种类型的第二钝化膜1718，提高了EL显示器件的可靠性。
[0247] 如上所述，在本例中制造的本发明的EL显示器件具有用于有图17中所示结构的象素的象素部分，并有通过其的截止电流小到满意程度的开关TFT，和耐热载流子注入能力的电流控制TFT。因而，这里制造的EL显示器件具有高可靠性并可以显示良好图像。
[0248] 本例的结构可与实施例1-5的任何结构以任何所希望的方式结合。
[0249] [实施例8]
[0250] 本实施例将介绍实施例7的EL显示器件的改进，其中象素部分中的EL器件1717具有反型结构。对于本例可参照图19。本例的EL显示板与图18A所示的显示板不同之处只在于EL元件部分和电流控制TFT部分。因此这里省略了除不同部分之外的其它部分的介绍，并且同样相同参考标记表示相同部分。
[0251] 图19中，电流控制TFT1901可以是用实施例3中所述的步骤形成的PTFT。
[0252] 在本实施例中，象素电极(阳极)1902是透明导电膜构成的。具体地说，可使用氧化铟和氧化锌的化合物的导电膜。不用说，也可以使用氧化铟和氧化锡的化合物的导电膜。
[0253] 形成绝缘膜的存储体1903a和1903b之后，用溶液涂敷法在它们之间形成(聚乙烯咔唑)的光发射层1904。在光发射层1904上形成由碱金属复合物(例如乙酰丙酮化钾)制成的电子注入层1905和铝合金的阴极1906。在这种情况下，阴极1906还用做钝化膜。这样就制造了EL器件1907。
[0254] 在本实施例中，由光发射层1904发射的光射向有形成在其上的TFT的衬底，如箭头所述方向。
[0255] 本例的结构可与实施例1-5的任何结构以任何所希望的方式结合。
[0256] [实施例9]
[0257] 本例将介绍具有图18B的电路结构的象素的改型。该改型示于图20A-20C中。在示于图20A-20C的本例中，3801表示用于开关TFT3802的源布线；3803表示用于开关TFF3802的栅布线；3804表示电流控制TFT；3805表示电容器；3806和3808表示电源线；3807表示EL器件。
[0258] 在图20A的本实施例中，电源线3806被两个象素共用。具体地说，本例的特征在于两个象素相对于它们中间的电源线3806线性对称地形成。由于可以减少电源线的数量，因此本例的优点在于象素部分可以更细和更薄。
[0259] 在图20B的本例中，电源线3808与栅布线3803平行形成。具体地说，这里，电源线3808是如此构成的，即它不与栅布线3803交叠，但这不是限制性的。与所示不同，它们两者可以经过使它们成为不同层的其间的绝缘膜互相交叠。由于电源线3808和栅布线3803可以享用其中的公共专用区，因此本例的优点在于象素图形可以更细和更薄。
[0260] 图20C的本例的结构特征在于电源线3808形成得与栅布线3803平行，与图20B一样，两个象素形成得相对于它们中间的电源线3808线性对称。其中，以电源线3808与任一个栅布线3803交叠的方式设置电源线3808也是有效的。由于可以减少其中的电源线的数量，所以本例的优点是象素图形可以更细和更薄。
[0261] 本例的结构可与实施例1-5的任何结构以任何所希望的方式结合。
[0262] [实施例10]
[0263] 图18A和18B所示的实施例7的实施例设有用于保持施加于电流控制TFT1703的栅极的电压的电容器1704。但在本例中可省略电容器1704。
[0264] 在实施例7的实施例中，电流控制TFT1703是如示于图9C中的NTFT。因此在实施例7中，LDD区如此形成：它经过其间的栅绝缘膜与栅极交叠。在交叠区域中形成一般称为栅电容的寄生电容。本例的实施例特征在于有效利用寄生电容以代替电容器1704。
[0265] 上述寄生电容根据栅极与LDD区交叠的面积而变化，因此根据交叠区中的LDD区的长度确定。
[0266] 而且在图20A-20C所示实施例9的实施例中，可以省略电容器3805。
[0267] 本例的结构可与实施例1-5的任何结构以任何所需要的方式结合。
[0268] [实施例11]
[0269] 除了向列液晶之外，还有多种液晶可用于本发明的电光器件，具体为本发明的液晶显示器件。例如，可以使用在下列任一文章中公开的液晶：H.F.urue 等，“Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCDExhibiting Fast Response Time and Hight Contrast Ratio with Gray-ScaleCapability”，SID，1998；T.Yoshida，T. 等，“A Full-Color ThresholdlessAntiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time”，SID DIGEST，841，1997；S.Inui 等，“Thresholdless Antiferroelectricity in LiquidCrystals and its Application to Displays”，J.Mater.Chem.，6(4)，1996，p.671-673；以及美国专利No.5594569。
[0270] 此外，可使用呈现各向同性相位-胆固醇相位-Chiralsumectic C相位的相变系统的铁电液晶(FLCs)，并且在施加DC电压的同时产生从胆固醇相位到Chiralsumectic C相位的相变。所得到的其中形成锥形边缘以接近符合磨察方向的单稳态FLC的电-光特性示于图21中。
[0271] 图21中所示铁电液晶的显示模式称为“half-V swithing Mode”。图21中所示曲线的垂直轴是透光度(以任意单位)，水平轴是施加的电压。关于“half-V swithing mode”的详细情况可在下列文献中找到：Terada，等，“Half-V SwithingMode FLCD”，Proceedings of the 46th Applied Physics Association Lectures，Mar.1999，p.1316；和Yoshihara，等，“Time Division Full Color LCD byFerroelectric Liquid Crystal”，Liquid Crystals，vol.3，no.3，p.190。
[0272] 如图21所示，很显然如果使用这种类型的铁电混合液晶，则可实现低电压驱动和分级显示。呈现这些电光特性的铁电液晶可用于本发明的液晶显示器件。
[0273] 此外，在某温度范围展示反铁电相位的液晶称为反铁电液晶(AFLC)。有这样的混合液晶，它们具有呈现透光度响应电场连续变化的电光响应特性的反铁电液晶，这些混合液晶被称为无阈值反铁电混合液晶。有这样的无阈值反铁电混合液晶，它们呈现V型电光响应特性，有一些无阈值反铁电混合液晶的驱动电压约为+/-2.5V(当晶格厚度在1和2μm之间时)。
[0274] 一般情况下，无阈值反铁电混合液晶的自然极化很大，而且液晶本身的介电常数很高。这样，当无阈值反铁电混合液晶用于液晶显示器件时，对于象素需要相对大的保存电容器。因此，需要使用具有小的自然极化的无阈值反铁电混合液晶。
[0275] 注意，在本发明的液晶显示器件中使用这种类型无阈值反铁电混合液晶，可以实现低驱动电压，因而也可以实现低功耗。
[0276] 实施例11中所述的液晶可被采用在具有实施例1-4任意结构的液晶显示器件中。
[0277] [实施例12]
[0278] 根据本发明的电光器件或半导体器件可以用做电子设备中的显示部分或信号处理电路。作为这种电子设备，列举如下：视频摄像机，数字摄像机，投影仪，投影式电视机，防护镜式显示器(头上安装型显示器)，用于飞行器的航空系统，放音器件，记录型个人计算机，博奕设备，便携式信息终端(移动电话、蜂窝式电话、手提博奕装置、或电子笔记本等)，配有记录介质的成像器件，等等。这些例子示于图11A-11F、22A-22D及23A-23B中。
[0279] 图11A表示蜂窝式电话，其包括：主机2001，声音输出部分2002，声音输入部分2003，显示器件2004，操作开关2005，以及天线2006。根据本发明的电光器件可用于显示器件2004，而本发明的半导体电路可以用于声音输出部分2002、声音输入部分2003或CPU、存储器等。
[0280] 图11B表示视频摄像机，包括：主机2101，显示器件2102，声音输入单元2103，操作开关2104，电池2105，以及图像接收单元2106。本发明的电光器件可用于显示器件2102，而本发明的半导体电路可用于声音输入单元2103或CPU、存储器等。
[0281] 图11C表示可移动式计算机，包括：主机2201，摄像装置2202，图像接收单元2203，操作开关2204，显示器件2205。本发明的电光器件可用于显示器件2205，本发明的半导体电路可用于CPU、存储器等。
[0282] 图11D表示防护镜式显示器，包括：主机2301，显示器件2302，以及臂部2303。本发明的电光器件可用于显示器件2302，本发明的半导体电路可用于CPU、存储器等。
[0283] 图11E表示背式投影仪(投影式电视机)，包括：主机2401，光源2402，电光器件2403，极化电子束分离器2404，反射器2405、2406以及荧光屏2407。本发明的电光器件可用于电光器件2403，本发明的半导体电路可用于CPU、存储器等。
[0284] 图11F表示正面型投影仪，包括主机2501，光源2502，电光器件2503，光学系统2504以及荧光屏2505。本发明的电光器件可用于电光器件2503，本发明的半导体电路可用于CPU、存储器等。
[0285] 图22A表示个人计算机，包括主机2601，图像输入单元2602，显示器件2603，以及键盘2604。本发明的电光器件可用于显示器件2603，本发明的半导体电路可用于CPU、存储器等。
[0286] 图22B表示电子博奕播放机(博奕设备)，包括主机2701，记录介质2702，显示器件2703，控制器2704。从电子博奕播放机输出的声音或图像在包括外壳2705和显示器件2706的显示单元上播放。控制器2704和主机2701之间的通讯措施或电子博奕播放机和显示单元之间的通讯措施可通过有线通讯、无线电通讯或光学通讯进行。在实施例8中，通过传感器单元2707、2708进行红外检测。根据本发明的电光器件可适用于显示器件2703、
2706，根据本发明的半导体电路可用于CPU、存储器等。
2706，根据本发明的半导体电路可用于CPU、存储器等。
[0287] 图22C表示采用程序被记录在其中的记录介质(以下称为记录介质)的播放机(图像重放器件)，包括主机2801，显示器件2802，扬声器单元2803，记录介质2804，以及操作开关2805。顺便提及，该图像再现器件用做记录介质DVD(数字通用盘)、CD等以作为听音乐或看电影的工具，用于播放游戏并连接到Internet。本发明可适用于显示器件2802、CPU、存储器等。
[0288] 图22D表示数字摄像机，包括主机2901，显示器件2902，目视部分2903，操作开关2904，以及图像接收单元(未示出)。本发明可用于显示器件2902、CPU、存储器等。
[0289] 下面参照图23A和23B详细介绍光学引擎，这种发动机可用在图11所示的背式投影仪或图11F所示的正面型投影仪中。图23A表示光学引擎，图23B表示设在光学引擎中的光学光源系统。
[0290] 图23A所示的光学引擎由光学系统组成，该光学系统包括光学光源系统3001、反射镜3002和3005-3007、分色镜3003和3004、光学透镜3008和3009、棱镜3011、液晶显示器件3010、以及光学投影系统3012。光学投影系统3012由配有投影透镜的光学系统组成。实施例8表示液晶显示器件3010是使用三个透镜的三级的例子，但不做特别限制，例如单级也可以接受。此外，操作者可在由图23A中的箭头所示的光学路径中适当设置光学系统，如光学透镜、极化胶片、用于调整相位差的胶片、IR胶片等。
[0291] 另外，如图23B所示，光学光源3001由光源3013和3014、复合棱镜3015、准直棱镜3016和3020、棱镜阵列3017和3018、极化转换元件3019组成。注意图23B所示的光学光源系统使用两个光源，但也可使用三个、四个或更多个光源。当然，也可以使用单个光源。此外，操作者可在光学系统中适当设置光学透镜、极化胶片、用于调整相位差的胶片或IR胶片等。
[0292] 如上所述，本发明的半导体器件的应用范围很宽，并且本发明可适用于任何领域的电子设备。即使采用实施例1-11的任何组合的结构都可以实现实施例12的半导体器件。
[0293] 通过实施本发明可提高NTFT的可靠性。因此，可以保证具有需要严格可靠性的高电特性(尤其是高的可移动性)的NTFT的可靠性。同时，通过形成配有优异平衡特性的NTFT和PTFT的CMOS电路，可实现展示高可靠性和突出电特性的半导体电路。
[0294] 另外，本发明中第二杂质区和/或第三杂质区的长度可以最佳化，并根据相同衬底上具有不同驱动电压的电路而不同设置其长度。因此可以形成这样的电路，它具有满足需要高工作速度的电路的工作速度，并可以形成具有可满足需要良好耐电压特性的电路的耐电压特性的电路。
[0295] 因此，通过适当设置具有对应电路类型(尤其是当设置为CMOS电路时)的结构的NTFTs，可以最大程度地利用电路特性，并可实现具有高可靠性和良好工作性能的半导体电路(或电光器件)。
[0296] 此外，可以提高其中配有作为部件的上述电光器件和半导体电路的电子设备的可靠性和性能。