相变随机存取存储器器件转让专利
申请号 : CN200610094100.0
文献号 : CN1885432B
文献日 : 2010-09-22
发明人 : 赵栢衡 , 李光振 , 朴茂熙
申请人 : 三星电子株式会社
摘要 :
相变存储器器件具有字线驱动器布局，以允许减小所述器件核心区域的尺寸。一方面，相变存储器器件包括多个共享字线的存储器单元块，和驱动所述字线的多个字线驱动器。每个字线驱动器包括用于预充电字线的预充电器件和用于放电所述字线的放电器件，和其中，所述预充电器件和放电器件被交替地设置在所述多个存储器单元块之间。
权利要求 :
1.一种相变存储器器件，包括：
共享字线的多个存储器单元块；和
用于驱动所述字线的多个字线驱动器，
其中，每个字线驱动器包括用于预充电所述字线的预充电器件和用于使所述字线放电的放电器件，并且，其中所述预充电器件和放电器件被交替地设置在所述多个存储器单元块之间，以及其中所述多个存储器单元块中的每一个都包括：多个全局位线；和
分别连接到所述多个全局位线的多个局部位线。
2.如权利要求1所述的相变存储器器件，其中，共享所述字线的多个存储器单元块同时执行数据读操作或数据写操作。
3.如权利要求1所述的相变存储器器件，其中，所述连接到字线的多个预充电器件响应于选择信号而同时工作，并且，其中连接到字线的多个放电器件响应于所述选择信号而同时工作。
4.如权利要求3所述的相变存储器器件，其中，所述预充电器件是PMOS晶体管，其第一端连接到电源电压、其第二端连接到所述字线，其栅极被施加有所述选择信号，和其中，所述放电器件是NMOS晶体管，其第一端连接到所述字线，其第二端连接到接地电压，而其栅极被施加有所述选择信号。
5.如权利要求4所述的相变存储器器件，其中，共享所述字线的多个存储器单元块共享用于传送所述选择信号的传输线，和其中，所述字线和所述传输线被放置在所述相变存储器器件的不同层上。
6.如权利要求1所述的相变存储器器件，其中，每个存储器单元块包括多个存储器单元，每个存储器单元包括相变元件和二极管，和其中，所述相变元件的相变材料包括锗Ge、锑Sb和碲Te。
7.一种相变存储器器件，包括：
多个存储器单元块，每个存储器单元块都包括以矩阵排列的多个存储器单元并共享连接到多个存储器单元的字线；和分别设置在所述多个存储器单元块之间的多个字线驱动块，其中，多个字线驱动块中的一部分包括用于预充电被所述多个存储器单元块共享的字线的预充电器件，而多个字线驱动块中的其余部分包括用于使被所述多个存储器单元块共享的字线放电的放电器件，其中所述多个存储器单元块中的每一个都包括；
多个全局位线；和
分别连接到所述多个全局位线的多个局部位线。
8.如权利要求7所述的相变存储器器件，其中，包括所述预充电器件的字线驱动块和包括所述放电器件的字线驱动块被交替设置。
9.如权利要求7所述的相变存储器器件，其中，每个预充电器件是其栅极被施加有选择信号的PMOS晶体管，和每个放电器件是其栅极被施加有所述选择信号的NMOS晶体管。
10.如权利要求9所述的相变存储器器件，其中，共享所述字线的多个存储器单元块同时执行数据读操作或数据写操作；
其中，所述多个存储器单元块共享用于传送所述选择信号的传输线，和其中，所述字线和所述传输线位于所述相变存储器器件的不同层上。
11.如权利要求7所述的相变存储器器件，其中，其中共享所述字线的多个存储器单元块的所述多个存储器单元块中的每一个同时执行数据读操作或数据写操作。
说明书 :
技术领域
本发明一般涉及半导体存储器器件，特别是，本发明涉及一种相变随机存取存储器(PRAM)器件。
背景技术
众所周知双向同一存储器(Ovonic Unified Memory，OUM)的相变随机存取存储器(PRAM)包括诸如硫属化物合金的相变材料，这种材料响应热而在结晶状态和非结晶状态之间变换。例如在美国专利No.6,487,113和6,480,438中披露了这种PRAM。
在结晶状态下，PRAM的相变材料呈现相对较低的阻抗，而在非结晶状态下则呈现相对较高的阻抗。在传统的命名法中，低阻抗结晶状态被称之为“置位(set)”状态并被指定为逻辑“0”，而高阻抗的非结晶状态则被称之为“复位(reset)”状态并被指定为逻辑“1”。
术语“结晶”和“非结晶”是相变材料的上下文中的相对术语。即，当认为相变存储器单元处于它的结晶状态时，本领域的普通技术人员应当理解该单元的相变材料与其处于非结晶状态相比具有更佳顺序的晶体结构。处于其结晶状态的相变存储器单元不一定全都是晶体，而处于非结晶状态的相变存储器单元也不必全都是非晶体。
通常，通过在相对短的时间周期内将所述材料加热到超过其熔点温度而将所述PRAM的相变材料复位到非结晶状态。另一方面，通过在较长的时间周期内将所述材料加热到低于熔点温度而将该相变材料置位到结晶状态。
所述相变材料的相变特征的速度和稳定性对于PRAM的性能特征是非常关键的。如上所建议的，已经知道所述硫属化合物合金具有合适的相变特征，特别是，包括锗(Ge)、锑(Sb)、碲(Te)(例如，De2Sb2Te5或GST)的化合物在非结晶状态和结晶状态之间呈现稳定和高速的变换。
图1A和1B分别示出了处于‘置位’状态和‘复位’状态的存储器单元10，图2是图1A和1B的存储器单元10的等效电路图。如图所示，存储器单元10包括相变阻抗元件11和串联连接在位线BL和字线WL之间的二极管D和相变阻抗元件(phase-change resistive element)。
应当注意，相变元件11仅仅是作为例子出现的，其它的结构也是可能的。类似地，在图1A、1B和2所示的连接也仅仅是作为例子出现的，其它的结构也是可能的。例如，存储器单元10可以包括串联连接在位线BL和参考电位之间的晶体管和相变阻抗元件11，而该晶体管被选通到所述字线WL上。
在图1A和1B的每一个中，相变阻抗元件11包括在相变材料14上形成的顶端电极12。在该例中，顶端电极12被电性地连接到PRAM存储器阵列(未示出)的位线BL上。传导底端电极触点(BEC)16形成在相变材料14与传导性底端电极18之间。二极管D电性地连接在底端电极18和所述PRAM单元阵列(未示出)的字线WL上。特别是，在该例中，所述二极管D的N结被连接到字线WL上，而该二极管的P结被经过所述相变阻抗元件11连接到位线BL上。
在图1A中，相变材料14被表示为处于它的结晶状态。如在前所述的，这意味着存储器单元10处在低阻抗的‘置位’状态或逻辑0状态。在图1B中，相变材料14的一部分被表示为正处于非结晶状态。这意味着存储器单元10处在高阻抗的‘复位’状态或逻辑1状态。
图1A和1B所示的存储器单元10的置位和复位状态是通过控制流经BEC16的电流的幅值和持续时间建立的。即，如图2所示，通过将LOW电平电压施加到字线WL来激活(或访问)存储器单元10。当被激活时，根据位线BL的电压编程所述相变元件。特别是，控制所述位线BL的电压以便建立使所述BEC16作为阻抗加热器的编程电流(programming current)，所述阻抗加热器以它的‘置位’和‘复位’状态有选择地编程相变材料14。
图3示出了传统相变存储器器件300的核心结构。
参看图3，相变存储器器件300包括：存储器单元块CBLK11、CBLK12、…、CBLKn1和CBLKn2，其中的每一个都包括存储器单元C11到C1n；字线驱动块WDU11、WDU12、…、WDUn1和WDUn2，用于驱动所述存储器单元CBLK11、CBLK12、…、CBLKn1和CBLKn2的各自的字线WL11和WL12…；和位线选择块YPASS11、TPASS12、…、YPASSn1和YPASSn2，其中的每一个选择对应存储器单元块CBLK11、CBLK12、…、CBLKn1或CBLKn2的位线BL11到BL1n。此外，图3示出了可以包含列解码器YDEC、读出放大器电路SA和写驱动器WD的块区。
下面参考存储器单元块CBLK11简要说明相变存储器单元300的操作。所有其余的存储器单元块CBLK12、…、CBLKn1和CBLKn2都具有类似的功能。
字线驱动块WDU11包括多个字线驱动电路WDC11，用于响应第一和第二选择信号Si和Ai来驱动相应的字线WL11。位线选择块YPASS11包括多个位线选择电路BCD11到BCDIn，用于选择对应的位线BL11到BL11n。在该例中，位线选择电路BCD11到BCD11n是响应位线选择信号Y11到Y1n分别导通/截止的晶体管。
为了在所选择的存储器单元C11中存储数据，位线选择块YPASS11的位线选择电路BDC11响应位线选择信号Y11而被激活。由此，从全局位线(未示出)接收的电流被施加到所选择的位线BL11上。
此时，由字线驱动电路WDC11所选择的字线WL11的电压下降到地电压，因此，电流被施加到在连接到所选择位线BL11的存储器单元中的连接到所述字线WL11上的存储器单元C11上。
所述电流改变了存储器单元C11的相变材料GST的状态并经过二极管D和字线WL11流到字线驱动电路WDC11。在该例中，字线驱动电路WDC11被用做接收第一选择信号Si和第二选择信号Ai的逻辑NAND电路。所述第一选择信号Si和所述第二选择信号Ai可以是通过解码用于选择字线的地址信号(未示出)而获得的信号。如果所述第一选择信号Si和第二选择信号Ai两者都为高，那么，选择对应的字线WL11。如果第一和第二选择信号Si和Ai其中的一个或者两个都是低，则不选择该对应的字线WL11。
字线驱动电路WDC11的逻辑NAND功能是通过AND器件和反相器(inverter)的组合实现的。在具有这种反相器的字线驱动电路WDC11中，PMOS晶体管和NMOS晶体管被安排在一起。因此，为了避免晶体管被锁定(latch-up)，必须在PMOS晶体管和NMOS晶体管之间设置大于根据最小设计规则所规定的区域绝缘区域。该绝缘区域增加了字线驱动电路的尺寸，因此，增加了所述相变存储器器件的整个核心区域的尺寸。
在结晶状态下，PRAM的相变材料呈现相对较低的阻抗，而在非结晶状态下则呈现相对较高的阻抗。在传统的命名法中，低阻抗结晶状态被称之为“置位(set)”状态并被指定为逻辑“0”，而高阻抗的非结晶状态则被称之为“复位(reset)”状态并被指定为逻辑“1”。
术语“结晶”和“非结晶”是相变材料的上下文中的相对术语。即，当认为相变存储器单元处于它的结晶状态时，本领域的普通技术人员应当理解该单元的相变材料与其处于非结晶状态相比具有更佳顺序的晶体结构。处于其结晶状态的相变存储器单元不一定全都是晶体，而处于非结晶状态的相变存储器单元也不必全都是非晶体。
通常，通过在相对短的时间周期内将所述材料加热到超过其熔点温度而将所述PRAM的相变材料复位到非结晶状态。另一方面，通过在较长的时间周期内将所述材料加热到低于熔点温度而将该相变材料置位到结晶状态。
所述相变材料的相变特征的速度和稳定性对于PRAM的性能特征是非常关键的。如上所建议的，已经知道所述硫属化合物合金具有合适的相变特征，特别是，包括锗(Ge)、锑(Sb)、碲(Te)(例如，De2Sb2Te5或GST)的化合物在非结晶状态和结晶状态之间呈现稳定和高速的变换。
图1A和1B分别示出了处于‘置位’状态和‘复位’状态的存储器单元10，图2是图1A和1B的存储器单元10的等效电路图。如图所示，存储器单元10包括相变阻抗元件11和串联连接在位线BL和字线WL之间的二极管D和相变阻抗元件(phase-change resistive element)。
应当注意，相变元件11仅仅是作为例子出现的，其它的结构也是可能的。类似地，在图1A、1B和2所示的连接也仅仅是作为例子出现的，其它的结构也是可能的。例如，存储器单元10可以包括串联连接在位线BL和参考电位之间的晶体管和相变阻抗元件11，而该晶体管被选通到所述字线WL上。
在图1A和1B的每一个中，相变阻抗元件11包括在相变材料14上形成的顶端电极12。在该例中，顶端电极12被电性地连接到PRAM存储器阵列(未示出)的位线BL上。传导底端电极触点(BEC)16形成在相变材料14与传导性底端电极18之间。二极管D电性地连接在底端电极18和所述PRAM单元阵列(未示出)的字线WL上。特别是，在该例中，所述二极管D的N结被连接到字线WL上，而该二极管的P结被经过所述相变阻抗元件11连接到位线BL上。
在图1A中，相变材料14被表示为处于它的结晶状态。如在前所述的，这意味着存储器单元10处在低阻抗的‘置位’状态或逻辑0状态。在图1B中，相变材料14的一部分被表示为正处于非结晶状态。这意味着存储器单元10处在高阻抗的‘复位’状态或逻辑1状态。
图1A和1B所示的存储器单元10的置位和复位状态是通过控制流经BEC16的电流的幅值和持续时间建立的。即，如图2所示，通过将LOW电平电压施加到字线WL来激活(或访问)存储器单元10。当被激活时，根据位线BL的电压编程所述相变元件。特别是，控制所述位线BL的电压以便建立使所述BEC16作为阻抗加热器的编程电流(programming current)，所述阻抗加热器以它的‘置位’和‘复位’状态有选择地编程相变材料14。
图3示出了传统相变存储器器件300的核心结构。
参看图3，相变存储器器件300包括：存储器单元块CBLK11、CBLK12、…、CBLKn1和CBLKn2，其中的每一个都包括存储器单元C11到C1n；字线驱动块WDU11、WDU12、…、WDUn1和WDUn2，用于驱动所述存储器单元CBLK11、CBLK12、…、CBLKn1和CBLKn2的各自的字线WL11和WL12…；和位线选择块YPASS11、TPASS12、…、YPASSn1和YPASSn2，其中的每一个选择对应存储器单元块CBLK11、CBLK12、…、CBLKn1或CBLKn2的位线BL11到BL1n。此外，图3示出了可以包含列解码器YDEC、读出放大器电路SA和写驱动器WD的块区。
下面参考存储器单元块CBLK11简要说明相变存储器单元300的操作。所有其余的存储器单元块CBLK12、…、CBLKn1和CBLKn2都具有类似的功能。
字线驱动块WDU11包括多个字线驱动电路WDC11，用于响应第一和第二选择信号Si和Ai来驱动相应的字线WL11。位线选择块YPASS11包括多个位线选择电路BCD11到BCDIn，用于选择对应的位线BL11到BL11n。在该例中，位线选择电路BCD11到BCD11n是响应位线选择信号Y11到Y1n分别导通/截止的晶体管。
为了在所选择的存储器单元C11中存储数据，位线选择块YPASS11的位线选择电路BDC11响应位线选择信号Y11而被激活。由此，从全局位线(未示出)接收的电流被施加到所选择的位线BL11上。
此时，由字线驱动电路WDC11所选择的字线WL11的电压下降到地电压，因此，电流被施加到在连接到所选择位线BL11的存储器单元中的连接到所述字线WL11上的存储器单元C11上。
所述电流改变了存储器单元C11的相变材料GST的状态并经过二极管D和字线WL11流到字线驱动电路WDC11。在该例中，字线驱动电路WDC11被用做接收第一选择信号Si和第二选择信号Ai的逻辑NAND电路。所述第一选择信号Si和所述第二选择信号Ai可以是通过解码用于选择字线的地址信号(未示出)而获得的信号。如果所述第一选择信号Si和第二选择信号Ai两者都为高，那么，选择对应的字线WL11。如果第一和第二选择信号Si和Ai其中的一个或者两个都是低，则不选择该对应的字线WL11。
字线驱动电路WDC11的逻辑NAND功能是通过AND器件和反相器(inverter)的组合实现的。在具有这种反相器的字线驱动电路WDC11中，PMOS晶体管和NMOS晶体管被安排在一起。因此，为了避免晶体管被锁定(latch-up)，必须在PMOS晶体管和NMOS晶体管之间设置大于根据最小设计规则所规定的区域绝缘区域。该绝缘区域增加了字线驱动电路的尺寸，因此，增加了所述相变存储器器件的整个核心区域的尺寸。
发明内容
本发明提供一种相变存储器器件，该器件具有字线驱动器布局，该布局允许减少所述器件的核心区域的尺寸。
根据本发明的一个方面，提供了一种相变存储器器件，包括共享字线的多个存储器单元块和驱动所述字线的多个字线驱动器。每个字线驱动器包括用于预充电所述字线的预充电器件和用于放电所述字线的放电器件，并且，其中所述预充电器件和放电器件交替地设置在所述多个存储器单元块之间。
根据本发明的另一方面，提供了一种相变存储器器件，其包括多个字线驱动器和多个存储器单元块。每个字线驱动器包括预充电器件和放电器件，每个存储器单元块被设置在多个预充电器件之一和多个放电器件之一之间，所述多个字线驱动器的预充电器件和放电器件交替地设置在存储器单元块之间。
根据本发明的再一方面，提供了一种相变存储器器件，其包括：多个存储器单元块，其中的每个存储器单元块包括多个以矩阵形式排列的存储器单元并共享连接到该多个存储器单元的字线；和多个字线驱动块，其分别设置在所述多个存储器单元块之间。某些字线驱动块包括用于对由所述多个存储器单元块共享的所述字线预充电的预充电器件，和其它的字线驱动块包括用于使由所述多个存储器单元块共享的所述字线放电的放电器件。
根据本发明的一个方面，提供了一种相变存储器器件，包括共享字线的多个存储器单元块和驱动所述字线的多个字线驱动器。每个字线驱动器包括用于预充电所述字线的预充电器件和用于放电所述字线的放电器件，并且，其中所述预充电器件和放电器件交替地设置在所述多个存储器单元块之间。
根据本发明的另一方面，提供了一种相变存储器器件，其包括多个字线驱动器和多个存储器单元块。每个字线驱动器包括预充电器件和放电器件，每个存储器单元块被设置在多个预充电器件之一和多个放电器件之一之间，所述多个字线驱动器的预充电器件和放电器件交替地设置在存储器单元块之间。
根据本发明的再一方面，提供了一种相变存储器器件，其包括：多个存储器单元块，其中的每个存储器单元块包括多个以矩阵形式排列的存储器单元并共享连接到该多个存储器单元的字线；和多个字线驱动块，其分别设置在所述多个存储器单元块之间。某些字线驱动块包括用于对由所述多个存储器单元块共享的所述字线预充电的预充电器件，和其它的字线驱动块包括用于使由所述多个存储器单元块共享的所述字线放电的放电器件。
附图说明
通过下面结合附图进行的详细描述，本发明的上述和其它特性和优点将会变得更加清楚，其中：
图1A和1B分别示意性示出了处于结晶状态和非结晶状态的相变存储器单元；
图2示出了图1A和1B的相变存储器单元的等效电路图；
图3示出了传统相变存储器器件的核心结构；和
图4示出了根据本发明实施例的相变存储器器件的核心结构。
图1A和1B分别示意性示出了处于结晶状态和非结晶状态的相变存储器单元；
图2示出了图1A和1B的相变存储器单元的等效电路图；
图3示出了传统相变存储器器件的核心结构；和
图4示出了根据本发明实施例的相变存储器器件的核心结构。
具体实施方式
下面将结合示出了本发明范例性实施例的附图详细地说明本发明。但是，本发明可以多种不同的形式实施且不局限预所述实施例。相反，对于本领域的普通技术人员来讲，提供这些实施例从而使本发明的披露更加完整和完全，并覆盖本发明的整个范围。附图中相同的参考数字表示相同的元件，有关它们的描述将不再重复。
图4示出了根据本发明实施例的相变存储器器件400的核心结构。
参看图4，如图所示以矩阵的形式排列多个存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4。
另外，如图所示，对应于所述存储器单元块CBLK11、CBLK12、CBLK13、CBLKn1、CBLKn2和CBLKn3，相邻地排列了多个位线选择块YPASS11、YPASS12、YPASS13、YPASS14、YPASSn1、YPASSn2、YPASSn3、YPASSn4和多个字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3。
该实施例的存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4中的每一个都包括多个连接到各个全局位线GBL1到GBLn的多个局部位线BL1到BLn。连接到局部位线BL1到BLn中的每一个的是多个相变存储器单元C，其中的每一个都包括相变元件和串联连接在位线(例如，BL1)和字线(例如，WL1)之间的二极管。所述相变元件的相变材料可以包括锗(Ge)、锑(Sb)和碲(Te)。
如上所述，在根据该实施例的相变存储器器件400的情况下，字线被多个存储器单元块所共享。
在图4中，存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享字线WL1，而存储器单元块CBLKn1、CBLKn2、CBLKn3和CBLKn4共享其它的字线(未示出)。存储器单元块CBLKn1、CBLKn2、CBLKn3和CBLKn4具有与存储器单元块CBLK11、CBLK12、CBLK13和CBLK14相同的结构，并且以与其相同的方式操作。
在图4所示的相变存储器器件400中，由于多个存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享字线WL1，所以，通过选择字线WL1，共享字线WL1的所有存储器单元块CBLK11、CBLK12、CBLK13和CBLK14能够同时接收或输出数据。
即，如果选择字线WL1，那么，可以从存储器单元块CBLK11、CBLK12、CBLK13和CBLK14的全部或某些当中选择一个或多个位线。
因此，可以在连接在字线WL1和由存储器单元块CBLK11、CBLK12、CBLK13和CBLK14所选择的位线之间的多个存储器单元C中同时执行数据写或读。
字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3分别设置在存储器单元块CBLK11和CBLK12之间、存储器单元块CBLK12和CBLK13之间、存储器单元块CBLK13和CBLK14之间、存储器单元块CBLKn1和CNLKn2之间、存储器单元块CBLKn2和CBLKn3之间，和存储器单元块CBLKn3和CBLKn4之间。
字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3中的每一个都包括预充电器件PR或放电器件DS，用于对由存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4共享的字线充电或使其放电。所述相变存储器器件400的字线驱动电路包括预充电器件PR和放电器件DS。预充电器件PR和放电器件DS被交替地设置在存储器单元块CBLK11、CBLK12、CBLK13和CBLK14之间，以便驱动字线WL1。
预充电器件PR和放电器件DS可以是MOS晶体管。例如，预充电器件PR可以是PMOS晶体管，其第一端连接到电源电压VDD、第二端连接到字线WL1，而其栅极被施加有选择信号S_WL。
放电器件DS例如可以是NMOS晶体管，其第一端连接到字线WL1，第二端连接到地电压VSS，而其栅极被施加有选择信号S_WL。
与图3所示的传统的相变存储器器件300相反，根据图4所示实施例的相变存储器器件400包括设置在预充电器件PR和放电器件DS之间的存储器单元块，其中，所述预充电器件PR和放电器件DS共同组成了字线驱动电路。因此，可以减少由在传统字线驱动电路的PMOS晶体管和NMOS晶体管之间的绝缘区域所使用的区域。
响应选择信号S_WL，连接到字线WL1的多个预充电器件PR同时工作。类似地，响应选择信号S_WL，连接到字线WL1的多个放电器件DS同时工作。解码块DCD1到DCDn产生所述选择信号S_WL。解码块DCD1到DCDn中的每一个都包括多个解码器件，用于产生选择相应字线WL1的选择信号S_WL。解码块DCD1中的解码器件AD1响应用于选择存储器块和字线的寻址信号(未示出)的解码信号Ai和Aj产生选择信号S_WL。在图4中，解码器件AD1包括NAND器件和反相器(inverter)。但是，本发明并不局限于解码器件AD1的这种特定结构。
如果选择信号S_WL为高，则解码器件DS被接通，而预充电器件PR被关断。因此，字线WL1被接地。如果选择信号S_WL为低，则放电器件DS被关断以及预充电器件PR被接通。因此，字线WL1被提供电源电压VDD。
共享字线WL1的多个存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享用于传送所述选择信号S_WL的传输线。该传输线和字线WL1最好被放置在所述相变存储器器件的不同层。
在本实施例中，相变存储器器件的相变单元包括锗(Ge)、锑(Sb)、碲(Te)的相变材料。但是，本发明并不局限于这些相变材料，也可以利用其它的相变材料。
如上所述，在根据本发明实施例的半导体存储器器件中，通过将构成字线驱动电路的预充电器件和放电器件分开，可以减小该半导体存储器器件的布局大小，并能够在每个存储器单元块中同时选择多个的单元，和减少每个存储器单元块的电流损耗。
尽管已经结合本发明的范例性实施例特别地示出了本发明，但是，本领域的普通技术人员应当理解，在不脱离由所附权利要求定义的本发明的精神和范围的前提下，可以在形式和细节方面做出各种修改。
图4示出了根据本发明实施例的相变存储器器件400的核心结构。
参看图4，如图所示以矩阵的形式排列多个存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4。
另外，如图所示，对应于所述存储器单元块CBLK11、CBLK12、CBLK13、CBLKn1、CBLKn2和CBLKn3，相邻地排列了多个位线选择块YPASS11、YPASS12、YPASS13、YPASS14、YPASSn1、YPASSn2、YPASSn3、YPASSn4和多个字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3。
该实施例的存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4中的每一个都包括多个连接到各个全局位线GBL1到GBLn的多个局部位线BL1到BLn。连接到局部位线BL1到BLn中的每一个的是多个相变存储器单元C，其中的每一个都包括相变元件和串联连接在位线(例如，BL1)和字线(例如，WL1)之间的二极管。所述相变元件的相变材料可以包括锗(Ge)、锑(Sb)和碲(Te)。
如上所述，在根据该实施例的相变存储器器件400的情况下，字线被多个存储器单元块所共享。
在图4中，存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享字线WL1，而存储器单元块CBLKn1、CBLKn2、CBLKn3和CBLKn4共享其它的字线(未示出)。存储器单元块CBLKn1、CBLKn2、CBLKn3和CBLKn4具有与存储器单元块CBLK11、CBLK12、CBLK13和CBLK14相同的结构，并且以与其相同的方式操作。
在图4所示的相变存储器器件400中，由于多个存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享字线WL1，所以，通过选择字线WL1，共享字线WL1的所有存储器单元块CBLK11、CBLK12、CBLK13和CBLK14能够同时接收或输出数据。
即，如果选择字线WL1，那么，可以从存储器单元块CBLK11、CBLK12、CBLK13和CBLK14的全部或某些当中选择一个或多个位线。
因此，可以在连接在字线WL1和由存储器单元块CBLK11、CBLK12、CBLK13和CBLK14所选择的位线之间的多个存储器单元C中同时执行数据写或读。
字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3分别设置在存储器单元块CBLK11和CBLK12之间、存储器单元块CBLK12和CBLK13之间、存储器单元块CBLK13和CBLK14之间、存储器单元块CBLKn1和CNLKn2之间、存储器单元块CBLKn2和CBLKn3之间，和存储器单元块CBLKn3和CBLKn4之间。
字线驱动块WDU11、WDU12、WDU13、WDUn1、WDUn2和WDUn3中的每一个都包括预充电器件PR或放电器件DS，用于对由存储器单元块CBLK11、CBLK12、CBLK13、CBLK14、CBLKn1、CBLKn2、CBLKn3和CBLKn4共享的字线充电或使其放电。所述相变存储器器件400的字线驱动电路包括预充电器件PR和放电器件DS。预充电器件PR和放电器件DS被交替地设置在存储器单元块CBLK11、CBLK12、CBLK13和CBLK14之间，以便驱动字线WL1。
预充电器件PR和放电器件DS可以是MOS晶体管。例如，预充电器件PR可以是PMOS晶体管，其第一端连接到电源电压VDD、第二端连接到字线WL1，而其栅极被施加有选择信号S_WL。
放电器件DS例如可以是NMOS晶体管，其第一端连接到字线WL1，第二端连接到地电压VSS，而其栅极被施加有选择信号S_WL。
与图3所示的传统的相变存储器器件300相反，根据图4所示实施例的相变存储器器件400包括设置在预充电器件PR和放电器件DS之间的存储器单元块，其中，所述预充电器件PR和放电器件DS共同组成了字线驱动电路。因此，可以减少由在传统字线驱动电路的PMOS晶体管和NMOS晶体管之间的绝缘区域所使用的区域。
响应选择信号S_WL，连接到字线WL1的多个预充电器件PR同时工作。类似地，响应选择信号S_WL，连接到字线WL1的多个放电器件DS同时工作。解码块DCD1到DCDn产生所述选择信号S_WL。解码块DCD1到DCDn中的每一个都包括多个解码器件，用于产生选择相应字线WL1的选择信号S_WL。解码块DCD1中的解码器件AD1响应用于选择存储器块和字线的寻址信号(未示出)的解码信号Ai和Aj产生选择信号S_WL。在图4中，解码器件AD1包括NAND器件和反相器(inverter)。但是，本发明并不局限于解码器件AD1的这种特定结构。
如果选择信号S_WL为高，则解码器件DS被接通，而预充电器件PR被关断。因此，字线WL1被接地。如果选择信号S_WL为低，则放电器件DS被关断以及预充电器件PR被接通。因此，字线WL1被提供电源电压VDD。
共享字线WL1的多个存储器单元块CBLK11、CBLK12、CBLK13和CBLK14共享用于传送所述选择信号S_WL的传输线。该传输线和字线WL1最好被放置在所述相变存储器器件的不同层。
在本实施例中，相变存储器器件的相变单元包括锗(Ge)、锑(Sb)、碲(Te)的相变材料。但是，本发明并不局限于这些相变材料，也可以利用其它的相变材料。
如上所述，在根据本发明实施例的半导体存储器器件中，通过将构成字线驱动电路的预充电器件和放电器件分开，可以减小该半导体存储器器件的布局大小，并能够在每个存储器单元块中同时选择多个的单元，和减少每个存储器单元块的电流损耗。
尽管已经结合本发明的范例性实施例特别地示出了本发明，但是，本领域的普通技术人员应当理解，在不脱离由所附权利要求定义的本发明的精神和范围的前提下，可以在形式和细节方面做出各种修改。