具有交错的局部互连结构的存储单元阵列转让专利
申请号 : CN200480030197.8
文献号 : CN1886798B
文献日 : 2010-04-28
发明人 : M·伦道夫 , S·哈达德 , T·瑟盖特 , R·法斯托
申请人 : 斯班逊有限公司
摘要 :
一种存储单元阵列(50)，包括制造于半导体衬底(54)上呈二维阵列的存储单元(52)，所述存储单元(52)系排列成定义行方向(67)的多行与定义列方向(69)的多列，每一列的存储单元(52)系包括多个交错的沟道区(58)与源极/漏极区(64)，导电性互连(72)系设置在每一源极/漏极区(64)的顶部且仅连接至另一源极/漏极区(64)，该另一源极/漏极区(64)是在毗邻该列的第二列内，所述导电性互连(64)系设置成使得每隔一个导电性互连(64)系将毗邻列连接至该列的右侧，且每隔一个导电性互连系将毗邻列连接至该列的左侧，多条源极/漏极控制线(70)则在存储单元(52)的毗邻列之间延伸且电性连接至每一连接毗邻列间的导电性互连(72)。
权利要求 :
1.一种存储单元阵列(50)，包括：
存储单元(52)的二维阵列，制造于半导体衬底(54)的核心区(65)上，所述存储单元(52)排列成定义水平行方向(67)的多行存储单元(52)与定义垂直于该水平行方向(67)的列方向(69/71)的多列存储单元(52)；
多个在该半导体衬底(54)内的绝缘体沟槽(62)，延伸于该列方向(69/71)，每一绝缘体沟槽(62)在两个相邻列存储单元(52)之间延伸；
多个在该半导体衬底(54)内的沟道区(58)，每一沟道区(58)是在位于该沟道区(58)相对面上的两个绝缘体沟槽(62)之间沿水平行方向(67)延伸且在列方向(69/71)上在两个半导体结之间延伸，每一个该半导体结是由该衬底(54)的源极/漏极注入区(64)所形成，且该半导体结毗邻该沟道区(58)并在该沟道区(58)的相对面上；
电荷储存单元(63)，设置在每一沟道区(58)的上方；
多条字线(68)，每一字线(68)延伸横越一行存储单元(52)内每一电荷储存单元(63)的顶部，并且形成栅极电极于该行存储单元(52)内每一电荷储存单元(63)的上方；以及多条源极/漏极控制线(70)，在存储单元(52)的列之间沿着列方向(69/71)延伸且互连到多条导电性互连(72)，其中所述多条导电性互连(72)各自连接至仅仅一条源极/漏极控制线(70)且排列成交错图案，使得每一源极/漏极区(64)连接至仅仅一条导电性互连(72)且使得在每一沟道区(58)的列方向(69/71)的相对面上的两个源极/漏极区(64)分别通过所述导电性互连(72)的其中一条连接至隔开但毗邻的源极/漏极控制线(70)。
2.如权利要求1所述的存储单元阵列(50)，其中：
各该源极/漏极控制线(70)与每一导电性互连(72)隔开；以及该阵列进一步包括多个导电过孔(51)，每一导电过孔(51)从源极/漏极控制线(70)延伸至该多条互连(72)的其中一条。
3.如权利要求2所述的存储单元阵列(50)，其中：
所述源极/漏极控制线(70)设置在所述字线(68)的上方，且与所述字线(68)隔离；以及每一导电过孔(51)从该源极/漏极控制线(70)向下延伸至在毗邻字线(68)之间且与毗邻字线(68)隔离的所述多条导电性互连(72)的其中一条。
4.如权利要求3所述的存储单元阵列(50)，其中：
每一电荷储存单元(63)是浮动栅极电荷储存单元，包括：毗邻该沟道区(58)的隧道介电层(55)；
毗邻该字线(68)的顶介电层(57)；以及
设置在该隧道介电层(55)与该顶介电层(57)间的导电栅极(56)。
5.如权利要求3所述的存储单元阵列(50)，其中：
每一电荷储存单元(63)是电荷捕获介电电荷储存单元，包括：毗邻该沟道区(58)的隧道介电层(60a)；
毗邻该字线(68)的顶介电层(60c)；及
设置在该隧道介电层(60a)与该顶介电层(60c)间的电荷捕获电介质(60b)。
6.一种存储单元阵列(50)，包括：
存储单元(52)的二维阵列，制造于半导体衬底(54)的核心区(65)上，所述存储单元(52)排列成定义水平行方向(67)的多行存储单元(52)与定义垂直于该水平行方向(67)的列方向(71)的多列存储单元(52)；
多个在该半导体衬底(54)内的绝缘体沟槽(62)，延伸于该列方向(71)，每一绝缘体沟槽(62)在两个相邻列存储单元(52)之间延伸；
多个在该半导体衬底(54)内的沟道区(58)，每一沟道区(58)是在位于该沟道区(58)相对面上的两绝缘体沟槽(62)之间沿水平行方向(67)延伸且在列方向(71)上在两个半导体结之间延伸，每一个该半导体结是由该衬底(54)的源极/漏极注入区(64)所形成，该半导体结毗邻该沟道区(58)且在该沟道区(58)的相对面上；
电荷储存单元(63)，设置在每一沟道区(58)的上方；
多条字线(68)，每一字线(68)延伸横越一行存储单元(52)内每一电荷储存单元(63)的顶部，并且形成栅极电极于该行存储单元(52)内每一电荷储存单元(63)的上方；以及多条源极/漏极控制线(70)，在存储单元(52)的列之间沿着列方向(71)延伸且互连到多条导电性互连(72)，其中所述多条导电性互连(72)各自连接至仅仅一个源极/漏极控制线(70)且排列成交错图案，使得在一列内每两个相邻的源极/漏极区(64)只连接至一条导电性互连(72)且使得：在一列内两毗邻沟道区(58)的相对面上的两个源极/漏极区(64)均各自连接至所述导电性互连(72)的其中一条，并且该两个源极/漏极区(64)分别连接至不同的单条源极/漏极控制线(70)；以及在一列内该源极/漏极区(64)每隔一个该源极/漏极区(64)与所有所述导电性互连(72)相隔离。
7.如权利要求6所述的存储单元阵列(50)，其中：
各该源极/漏极控制线(70)与每一导电性互连(72)隔开；以及该阵列(50)进一步包括多个导电过孔(51)，每一导电过孔(51)从源极/漏极控制线(70)延伸至该多条导电性互连(72)的其中一条。
8.如权利要求7所述的存储单元阵列(50)，其中：
所述源极/漏极控制线(70)设置在所述字线(68)的上方，且与所述字线(68)隔离；以及每一导电过孔(51)从该源极/漏极控制线(70)向下延伸至在毗邻字线(68)之间且与毗邻字线(68)隔离的所述多条导电性互连(72)的其中一条。
9.如权利要求8所述的存储单元阵列(50)，其中：
每一电荷储存单元(63)是浮动栅极电荷储存单元，包括：毗邻该沟道区(58)的隧道介电层(55)；
毗邻所述字线(70)的顶介电层(57)；以及
设置在该隧道介电层(55)与该顶介电层(57)间的导电栅极(56)。
10.如权利要求8所述的存储单元阵列(50)，其中：
每一电荷储存单元(63)是电荷捕获介电电荷储存单元，包括：毗邻该沟道区(58)的隧道介电层(60a)；
毗邻所述字线(70)的顶介电层(60c)；及
设置在该隧道介电层(60a)与该顶介电层(60c)间的电荷捕获电介质(60b)。
说明书 :
技术领域
本发明系关于快闪存储单元装置，且更特别的是关于降低自行校准(self-aligned)电荷捕获介电存储单元结构内的位线电阻。
背景技术
习知浮动栅极闪存类型的电子式可擦除可程序只读存储器(EEPROM)，系使用有垂直堆栈布置于结晶体硅衬底上为特征的存储单元，该垂直堆栈系由隧道氧化物(SiO2)、该隧道氧化物上的多晶硅浮动栅极、该浮动栅极上的层间介电(通常为氧化物、氮化物、氧化物堆栈)、以及在该层间介电上的控制栅极组成。在该衬底内的则是配置在该垂直堆栈下的沟道区以及在该沟道区两侧面上的源极与漏极扩散层。
该浮动栅极快闪存储单元系藉由感应热电子由该沟道区注入于该浮动栅极而程序化，以产生非挥发性负电荷于浮动栅极上。藉由施加漏极至源极的偏压与高控制栅极正电压可实现热电子的注入。该栅极电压系将该沟道反相并同时由该漏极至源极的偏压将流至漏极的电子加速。已加速的电子获得5.0至6.0电子伏特的动能，该动能高到足以穿越该沟道区与该隧道氧化物之间3.2电子伏特的Si-SiO2能量障壁(energy barrier)。在加速流至漏极的电子的同时，撞到结晶体晶格的电子在控制栅极电场的影响下也会转向Si-SiO2接口且获得足够的能量以穿越该障壁。
一旦程序化，该浮动栅极上的负电荷提高以源极区、漏极区、沟道区、以及控制栅极为特征的FET的临界电压。在存储单元“读取”期间，以预定控制栅极电压在源极与漏极之间流动的电流大小系表示该快闪单元是否已程序化。
最近已发展出数种电荷捕获介电存储单元结构。图1a的断面图所图标的第一实施例系包括位线氧化物结构。单元(cell)10a与10b系制造于半导体衬底12上。每一单元10的特征在于有以下各层所形成的垂直堆栈：绝缘隧道层14、电荷捕获电介质20a及20b、以及一形成于该衬底12的沟道区24a及24b之上的顶介电层22及22b。该堆栈可称作氧氮氧(ONO)堆栈，因为该绝缘隧道层14与该顶介电层22通常为氧化物，而该中间的电荷捕获电介质20则通常是氮化合物。所述沟道区24系藉由该衬底12内的位线注入区18a、18b、18c隔开及定义。所述ONO堆栈系藉由隧道介电层14在所述位线注入区18上方的位线氧化物区16a、16b、16c隔开及定义，其中所述位线氧化物区16a、16b及16c系厚度大于沟道区24上的隧道介电层14诸区。
在所述ONO堆栈上面的是多个间隔开且与所述位线注入区18垂直的多晶硅字线26。每一字线系配置在行内所有单元的顶介电层22b上方且每一字线垂直于所述位线。
类似于浮动栅极装置，该电荷捕获介电存储单元10系藉由感应热电子由该沟道区24注入于该氮化物层20而程序化，以产生非挥发性负电荷于在该氮化物层20内的数个电荷陷阱(charge trap)。此外，藉由施加漏极至源极的偏压(例如，用以程序化单元10a的位线18b至位线18a的偏压)与在多晶硅字线26(系在单元10a上形成控制栅极)上的高正电压可实现热电子的注入。该字线26上的高电压系将该沟道区24a反相的同时，该漏极至源极的偏压将流至漏极位线18b的电子加速。已加速的电子获得5.0至6.0电子伏特的动能，该动能高到足以穿越该沟道区24与该隧道氧化物14之间3.2电子伏特的Si-SiO2能量障壁。在加速流至漏极位线18b的电子的同时，撞到结晶体晶格的电子在控制栅极电场的影响下会转向Si-SiO2接口且获得足够的能量以穿越该障壁。
由于该电荷捕获层20系将注入的电子储存于陷阱内且非如此者皆为介电质，因此已捕获的电子都保持经区域化在靠近该施加正电压的漏极区位线的电荷存储区之内。因此之故，该电荷捕获介电内存装置可用来储存两个位的资料，各分别靠近每一单元的每一位线。
制造该阵列通常藉由：先涂上该ONO层至衬底之上表面，回蚀该ONO层至所述位线区内的衬底之上表面，注入所述位线区，氧化所述位线区以形成所述位线氧化物，且接着涂上所述字线至其余ONO层与位线氧化物之上面。
电荷捕获介电存储单元结构的第二实施例系平面结构，如图1b所示。单元30a与30b系制造于半导体衬底32上。位于该半导体衬底32上的是绝缘隧道层34、电荷捕获电介质38、与一顶介电层40的垂直堆栈。
在该衬底内的是多个平行、且间隔开的位线注入区36a、36b、以及36c，所述位注入区36a、36b、36c定义多个各在毗邻位线注入区间的沟道区44a、44b。在该顶介电层40上面的是多个平行、且间隔开的多晶硅字线，所述多晶硅字线系垂直于所述位线注入区36及所述沟道区44。每一个介电存储单元系藉由字线42与沟道区44的交叉点定义。
现存存储单元阵列结构的挑战为尺寸太大。首先，应了解，每一位线均有高电阻。经验上已确定，使用现有制造技术，每一位线可能具有达100欧姆的电阻/位线。因此之故，精确控制特定单元的位线电压需要相当宽的位线且在阵列内要放置多个接触使得每一单元均相当接近于接触。在内存阵列核心区内的所述宽位线与接触数量会增加阵列单元的整个尺寸。
其次，位线系注入于衬底内且垂直于结合宽位线要求的字线的架构会进一步增加阵列单元的整个尺寸。
结果，根据对减少存储单元阵列尺寸的广义工业要求，亟须一种存储单元架构、以及一种制造该存储单元架构方法，供更紧密排列存储单元于阵列内而无上述诸缺点。
参考US-A-4281 397，其揭露虚接地(virtual ground)类型的存储单元的列和行的阵列，应用每列具有一个列线(column line)而不需要额外的线用以接地的单元布局。一半的列线用于输出，一半的列线用于接地。由改良的译码电路(decode circuitry)来选择一条输出线和一条接地线。该单元阵列是有关于连续网络类型，其中金属对硅接触由四个毗邻单元所共享。
该浮动栅极快闪存储单元系藉由感应热电子由该沟道区注入于该浮动栅极而程序化，以产生非挥发性负电荷于浮动栅极上。藉由施加漏极至源极的偏压与高控制栅极正电压可实现热电子的注入。该栅极电压系将该沟道反相并同时由该漏极至源极的偏压将流至漏极的电子加速。已加速的电子获得5.0至6.0电子伏特的动能，该动能高到足以穿越该沟道区与该隧道氧化物之间3.2电子伏特的Si-SiO2能量障壁(energy barrier)。在加速流至漏极的电子的同时，撞到结晶体晶格的电子在控制栅极电场的影响下也会转向Si-SiO2接口且获得足够的能量以穿越该障壁。
一旦程序化，该浮动栅极上的负电荷提高以源极区、漏极区、沟道区、以及控制栅极为特征的FET的临界电压。在存储单元“读取”期间，以预定控制栅极电压在源极与漏极之间流动的电流大小系表示该快闪单元是否已程序化。
最近已发展出数种电荷捕获介电存储单元结构。图1a的断面图所图标的第一实施例系包括位线氧化物结构。单元(cell)10a与10b系制造于半导体衬底12上。每一单元10的特征在于有以下各层所形成的垂直堆栈：绝缘隧道层14、电荷捕获电介质20a及20b、以及一形成于该衬底12的沟道区24a及24b之上的顶介电层22及22b。该堆栈可称作氧氮氧(ONO)堆栈，因为该绝缘隧道层14与该顶介电层22通常为氧化物，而该中间的电荷捕获电介质20则通常是氮化合物。所述沟道区24系藉由该衬底12内的位线注入区18a、18b、18c隔开及定义。所述ONO堆栈系藉由隧道介电层14在所述位线注入区18上方的位线氧化物区16a、16b、16c隔开及定义，其中所述位线氧化物区16a、16b及16c系厚度大于沟道区24上的隧道介电层14诸区。
在所述ONO堆栈上面的是多个间隔开且与所述位线注入区18垂直的多晶硅字线26。每一字线系配置在行内所有单元的顶介电层22b上方且每一字线垂直于所述位线。
类似于浮动栅极装置，该电荷捕获介电存储单元10系藉由感应热电子由该沟道区24注入于该氮化物层20而程序化，以产生非挥发性负电荷于在该氮化物层20内的数个电荷陷阱(charge trap)。此外，藉由施加漏极至源极的偏压(例如，用以程序化单元10a的位线18b至位线18a的偏压)与在多晶硅字线26(系在单元10a上形成控制栅极)上的高正电压可实现热电子的注入。该字线26上的高电压系将该沟道区24a反相的同时，该漏极至源极的偏压将流至漏极位线18b的电子加速。已加速的电子获得5.0至6.0电子伏特的动能，该动能高到足以穿越该沟道区24与该隧道氧化物14之间3.2电子伏特的Si-SiO2能量障壁。在加速流至漏极位线18b的电子的同时，撞到结晶体晶格的电子在控制栅极电场的影响下会转向Si-SiO2接口且获得足够的能量以穿越该障壁。
由于该电荷捕获层20系将注入的电子储存于陷阱内且非如此者皆为介电质，因此已捕获的电子都保持经区域化在靠近该施加正电压的漏极区位线的电荷存储区之内。因此之故，该电荷捕获介电内存装置可用来储存两个位的资料，各分别靠近每一单元的每一位线。
制造该阵列通常藉由：先涂上该ONO层至衬底之上表面，回蚀该ONO层至所述位线区内的衬底之上表面，注入所述位线区，氧化所述位线区以形成所述位线氧化物，且接着涂上所述字线至其余ONO层与位线氧化物之上面。
电荷捕获介电存储单元结构的第二实施例系平面结构，如图1b所示。单元30a与30b系制造于半导体衬底32上。位于该半导体衬底32上的是绝缘隧道层34、电荷捕获电介质38、与一顶介电层40的垂直堆栈。
在该衬底内的是多个平行、且间隔开的位线注入区36a、36b、以及36c，所述位注入区36a、36b、36c定义多个各在毗邻位线注入区间的沟道区44a、44b。在该顶介电层40上面的是多个平行、且间隔开的多晶硅字线，所述多晶硅字线系垂直于所述位线注入区36及所述沟道区44。每一个介电存储单元系藉由字线42与沟道区44的交叉点定义。
现存存储单元阵列结构的挑战为尺寸太大。首先，应了解，每一位线均有高电阻。经验上已确定，使用现有制造技术，每一位线可能具有达100欧姆的电阻/位线。因此之故，精确控制特定单元的位线电压需要相当宽的位线且在阵列内要放置多个接触使得每一单元均相当接近于接触。在内存阵列核心区内的所述宽位线与接触数量会增加阵列单元的整个尺寸。
其次，位线系注入于衬底内且垂直于结合宽位线要求的字线的架构会进一步增加阵列单元的整个尺寸。
结果，根据对减少存储单元阵列尺寸的广义工业要求，亟须一种存储单元架构、以及一种制造该存储单元架构方法，供更紧密排列存储单元于阵列内而无上述诸缺点。
参考US-A-4281 397，其揭露虚接地(virtual ground)类型的存储单元的列和行的阵列，应用每列具有一个列线(column line)而不需要额外的线用以接地的单元布局。一半的列线用于输出，一半的列线用于接地。由改良的译码电路(decode circuitry)来选择一条输出线和一条接地线。该单元阵列是有关于连续网络类型，其中金属对硅接触由四个毗邻单元所共享。
发明内容
本发明的第一方面是要提供一种具有交错的局部互连图案的存储单元阵列。该存储单元阵列可用浮动栅极电荷储存单元或者是用电荷捕获介电电荷储存单元。
该阵列系于半导体衬底上制成二维阵列，并且系具有定义水平行方向的多行存储单元与定义列方向的多列存储单元，其中该列方向系垂直于该水平行方向。
在该衬底内，每一列的存储单元系包括多个交错的沟道区与源极/漏极区。更特别的是，该衬底的每一沟道区系藉由源极/漏极区而与毗邻的沟道区隔开。每一源极/漏极区包括该衬底注入第一掺杂物的部份，以形成第一导电型半导体(conductivity type semiconductor)。
该阵列包括多条排列成交错图案的导电性互连。所述导电性互连的其中者系设置在第一列内每个源极/漏极区的顶部且仅连接至另一源极/漏极区。该另一源极/漏极区是在毗邻该第一列的第二列内且与该源极/漏极区是在同一行。所述导电性互连系设置成交错图案，使得每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的右侧以及每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的左侧。
多条源极/漏极控制线在该阵列上方沿着列方向延伸且系设置在存储单元的毗邻列之间。每一源极/漏极控制线系电性连接至连接毗邻列之间的源极/漏极区的每一导电性互连。
电荷储存单元系设置在每一沟道区的顶部。该电荷储存单元可能为浮动栅极电荷储存单元或者是电荷捕获介电电荷储存单元。该电荷储存单元内的电荷会影响在沟道区内的空乏(depletion)。
多条导电字线系延伸横越行存储单元内的每一电荷储存单元上方且在该行内每一电荷储存单元的顶部形成栅极电极。
每一列的存储单元系藉由在该衬底内的绝缘体沟道区与毗邻列的存储单元隔开。该绝缘体沟道区系定义该存储单元列内的每一源极/漏极区与每一沟道区水平方向的侧面。
每一源极/漏极控制线系设置在所述字线的顶部，与所述字线隔离，且与每一导电性互连隔开。该源极/漏极控制线系藉由导电过孔(conductive via)连接至每一导电性互连。每一导电过孔系由源极/漏极控制线仅延伸至所述多条导电性互连的其中者。
本发明的第二方面亦在于提供一种具有交错的局部互连图案的存储单元阵列，该存储单元阵列系包括在毗邻单元之间浮动的源极/漏极区。该阵列系于半导体衬底上制成二维阵列，并且系具有定义水平行方向的多行存储单元与定义列方向的多列存储单元，其中该列方向系垂直于该水平行方向。
每一列的存储单元系包括多个沟道区于该衬底内。该衬底的每一沟道区系藉由源极/漏极区与毗邻列的沟道区隔开。每一源极漏极区系该衬底注入第一掺杂物的部份，以形成第一导电型半导体。
该阵列包括多条导电性互连。所述导电性互连的其中一条系设置成只在第一列存储单元内的每隔一个源极/漏极区的顶部并且仅连接至另一源极/漏极区。该另一源极/漏极区系位于毗邻该第一列的第二列且与该源极/漏极区是在同一行。所述导电性互连系设置成使得每隔一个导电性互连系连接毗邻列的第二源极/漏极区系至第一列的右侧、以及每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的左侧。第一列内每隔一个源极/漏极区系与所有的导电性互连隔离及浮动。
多个源极/漏极控制线在该阵列上方沿着列方向延伸且设置在存储单元的毗邻列之间。每一源极/漏极控制线系电性连接至连接毗邻列之间的源极/漏极区的每一导电性互连。
此外，电荷储存单元系设置在每一沟道区上方。该电荷储存单元可能为浮动栅极电荷储存单元或者是电荷捕获介电电荷储存单元。该电荷储存单元内的电荷会影响沟道区内的空乏。
此外，多个导电字线系延伸横越行存储单元内的每一电荷储存单元上方并且在该行内每一电荷储存单元的顶部形成栅极电极。
此外，每一列的存储单元系藉由在该衬底内的绝缘体沟道区与毗邻列的存储单元隔开。该绝缘体沟道区系定义该存储单元列内的每一源极/漏极区与每一沟道区水平方向的侧面。
此外，每一源极/漏极控制线系设置在所述字线的顶部，与所述字线隔离，且与每一导电性互连隔开。该源极/漏极控制线系藉由导电过孔连接至每一导电性互连。每一导电过孔由源极/漏极控制线仅延伸至所述多条导电性互连的其中者。
为更了解本发明以及本发明的其它方面，请参考以下说明及附图。本发明的范畴系提列于随附的权利要求书。
该阵列系于半导体衬底上制成二维阵列，并且系具有定义水平行方向的多行存储单元与定义列方向的多列存储单元，其中该列方向系垂直于该水平行方向。
在该衬底内，每一列的存储单元系包括多个交错的沟道区与源极/漏极区。更特别的是，该衬底的每一沟道区系藉由源极/漏极区而与毗邻的沟道区隔开。每一源极/漏极区包括该衬底注入第一掺杂物的部份，以形成第一导电型半导体(conductivity type semiconductor)。
该阵列包括多条排列成交错图案的导电性互连。所述导电性互连的其中者系设置在第一列内每个源极/漏极区的顶部且仅连接至另一源极/漏极区。该另一源极/漏极区是在毗邻该第一列的第二列内且与该源极/漏极区是在同一行。所述导电性互连系设置成交错图案，使得每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的右侧以及每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的左侧。
多条源极/漏极控制线在该阵列上方沿着列方向延伸且系设置在存储单元的毗邻列之间。每一源极/漏极控制线系电性连接至连接毗邻列之间的源极/漏极区的每一导电性互连。
电荷储存单元系设置在每一沟道区的顶部。该电荷储存单元可能为浮动栅极电荷储存单元或者是电荷捕获介电电荷储存单元。该电荷储存单元内的电荷会影响在沟道区内的空乏(depletion)。
多条导电字线系延伸横越行存储单元内的每一电荷储存单元上方且在该行内每一电荷储存单元的顶部形成栅极电极。
每一列的存储单元系藉由在该衬底内的绝缘体沟道区与毗邻列的存储单元隔开。该绝缘体沟道区系定义该存储单元列内的每一源极/漏极区与每一沟道区水平方向的侧面。
每一源极/漏极控制线系设置在所述字线的顶部，与所述字线隔离，且与每一导电性互连隔开。该源极/漏极控制线系藉由导电过孔(conductive via)连接至每一导电性互连。每一导电过孔系由源极/漏极控制线仅延伸至所述多条导电性互连的其中者。
本发明的第二方面亦在于提供一种具有交错的局部互连图案的存储单元阵列，该存储单元阵列系包括在毗邻单元之间浮动的源极/漏极区。该阵列系于半导体衬底上制成二维阵列，并且系具有定义水平行方向的多行存储单元与定义列方向的多列存储单元，其中该列方向系垂直于该水平行方向。
每一列的存储单元系包括多个沟道区于该衬底内。该衬底的每一沟道区系藉由源极/漏极区与毗邻列的沟道区隔开。每一源极漏极区系该衬底注入第一掺杂物的部份，以形成第一导电型半导体。
该阵列包括多条导电性互连。所述导电性互连的其中一条系设置成只在第一列存储单元内的每隔一个源极/漏极区的顶部并且仅连接至另一源极/漏极区。该另一源极/漏极区系位于毗邻该第一列的第二列且与该源极/漏极区是在同一行。所述导电性互连系设置成使得每隔一个导电性互连系连接毗邻列的第二源极/漏极区系至第一列的右侧、以及每隔一个导电性互连系连接毗邻列的第二源极/漏极区至第一列的左侧。第一列内每隔一个源极/漏极区系与所有的导电性互连隔离及浮动。
多个源极/漏极控制线在该阵列上方沿着列方向延伸且设置在存储单元的毗邻列之间。每一源极/漏极控制线系电性连接至连接毗邻列之间的源极/漏极区的每一导电性互连。
此外，电荷储存单元系设置在每一沟道区上方。该电荷储存单元可能为浮动栅极电荷储存单元或者是电荷捕获介电电荷储存单元。该电荷储存单元内的电荷会影响沟道区内的空乏。
此外，多个导电字线系延伸横越行存储单元内的每一电荷储存单元上方并且在该行内每一电荷储存单元的顶部形成栅极电极。
此外，每一列的存储单元系藉由在该衬底内的绝缘体沟道区与毗邻列的存储单元隔开。该绝缘体沟道区系定义该存储单元列内的每一源极/漏极区与每一沟道区水平方向的侧面。
此外，每一源极/漏极控制线系设置在所述字线的顶部，与所述字线隔离，且与每一导电性互连隔开。该源极/漏极控制线系藉由导电过孔连接至每一导电性互连。每一导电过孔由源极/漏极控制线仅延伸至所述多条导电性互连的其中者。
为更了解本发明以及本发明的其它方面，请参考以下说明及附图。本发明的范畴系提列于随附的权利要求书。
附图说明
图1a系先前技术具有位线氧化物结构的行电荷捕获介电存储单元的部份示意断面图；
图1b系先前技术具有平面结构的行电荷捕获介电存储单元的部份示意断面图；
图2系图标交错的局部互连结构内存阵列的第一示范性实施例的方块图；
图3系图标交错的局部互连结构内存阵列的示范性实施例之上视图；
图4a与图4b均为图3交错的局部互连结构内存阵列的电荷捕获实施例行方向的断面图；
图4c与图4d均为图3交错的局部互连结构内存阵列的电荷捕获实施例列方向的断面图；
图5a与图5b均为图3交错的局部互连结构内存阵列的浮动栅极实施例行方向的断面图；
图5c与图5d均为图3交错的局部互连结构内存阵列的浮动栅极实施例列方向的断面图；
图6系图标用以制造图3交错的局部互连结构的电荷捕获实施例的示范性加工步骤的流程图；
图7系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图8系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图9系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图10a与图10b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图11a与图11b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图12a与图12b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图13a与图13b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图14系图标用以制造图3交错的局部互连结构的浮动栅极实施例的示范性加工步骤的流程图；
图15系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图16系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图17系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图18系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图19a与图19b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图20a与图20b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图21a与图21b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图22a与图22b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；以及
图23系图标交错的局部互连结构内存阵列的第二示范性实施例的方块图。
图1b系先前技术具有平面结构的行电荷捕获介电存储单元的部份示意断面图；
图2系图标交错的局部互连结构内存阵列的第一示范性实施例的方块图；
图3系图标交错的局部互连结构内存阵列的示范性实施例之上视图；
图4a与图4b均为图3交错的局部互连结构内存阵列的电荷捕获实施例行方向的断面图；
图4c与图4d均为图3交错的局部互连结构内存阵列的电荷捕获实施例列方向的断面图；
图5a与图5b均为图3交错的局部互连结构内存阵列的浮动栅极实施例行方向的断面图；
图5c与图5d均为图3交错的局部互连结构内存阵列的浮动栅极实施例列方向的断面图；
图6系图标用以制造图3交错的局部互连结构的电荷捕获实施例的示范性加工步骤的流程图；
图7系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图8系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图9系图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图10a与图10b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图11a与图11b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图12a与图12b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图13a与图13b均图标在制造期间交错的局部互连结构的电荷捕获实施例的断面图；
图14系图标用以制造图3交错的局部互连结构的浮动栅极实施例的示范性加工步骤的流程图；
图15系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图16系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图17系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图18系图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图19a与图19b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图20a与图20b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图21a与图21b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；
图22a与图22b均图标在制造期间交错的局部互连结构的浮动栅极实施例的断面图；以及
图23系图标交错的局部互连结构内存阵列的第二示范性实施例的方块图。
具体实施方式
以下系参考附图描述本发明的细节。诸图中，相同组件均以相同组件符号表示。此外，所述附图并非照比例画出且刻意放大某些特征的尺寸以达图标清晰的目的。
图2系图标集成电路内存系统120的方块图。该集成电路120包括交错的局部互连电荷存储存储单元阵列50。该存储单元阵列50系包括多个制造于衬底54的核心区65内的电荷存储存储单元52与多个制造于该衬底54的周边区66内的控制电路。该核心区65内的存储单元52的阵列50系排列成二维阵列或矩阵，格式为定义水平行方向67的多个行或存储单元以及定义列方向71的多个列的存储单元。
数条字线68系设置成在第一方向(称作水平方向)横越该阵列50并且在水平行中的多个存储单元52中的各该存储单元52上方形成栅极电极。数条源极/漏极控制线70系设置成在第二方向(称作垂直方向，系垂直于该第一方向)横越该阵列50并且连接至多个源极/漏极区64，而所述源极/漏极区64则系设置在衬底54内各对毗邻字线68之间。
所述源极/漏极控制线70系设置在该阵列50的顶部且每一条均连接至多个过孔51。每一过孔51系向下延伸至单一导电性互连72。每一导电性互连系在两个水平行方向67毗邻的源极/漏极区64之间延伸。所述多条导电性互连72系排列成交错图案，使得列内每一个源极/漏极区64连接至一个互连72并且使得在每一沟道区(在单元52下面)列方向71的相对面上的两个源极/漏极区64均由所述导电性互连72及过孔51连接至毗邻的源极/漏极控制线70。
就另一方式而言，每一导电性互连72系设置在第一列内每一源极/漏极区64的顶部且只连接至另一源极/漏极区64。该另一源极/漏极区64则系位于毗邻该第一列的第二列且与该源极/漏极区64同一行。所述导电性互连72系设置成使得每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至第一列的右侧以及每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至第一列的左侧。
该周边区66内的控制电路可包括：数个包括字线控制电路122的晶体管栅极逻辑电路、源极/漏极控制电路126、电流传感器124、编程控制电路128、读取控制电路130、擦除控制电路132、分压电路140、连接至正工作电源(Vc)的电路134、连接至负工作电源(-Vc)的电路138、以及连接至接地的电路136。每一所述组件可使用习知电路以实现在此揭示的功能。
就运算而言，所述阵列控制电路系运算成可将每一字线68与每一源极/漏极线70选择性连接至该分压器140所提供的电压或至接地(或将该字线68或源极/漏极线70与所有电源及接地隔离，使得电位只受到该阵列50的其它结构的电性相互作用(electrical interaction)影响)。连接的方式为将该阵列50内的每一存储单元52擦除、选择性程序化、以及选择性读取。所述阵列控制电路也运算成可将选定的源极/漏极线70连接至该电流传感器124，以便测量该选定源极/漏极线70的电流以显示选定存储单元52的程序化状态(programmed state)。
电荷捕获介电单元实施例
图3系图标交错的局部互连电荷存储存储单元阵列50示范性实施例之上视图。图4a与图4b各图标存储单元阵列50水平行的断面图，其中该存储单元阵列50系利用分别在图3的断面线HA-HA与HB-HB的电荷捕获存储单元技术所制造。图4c与图4d各图标存储单元阵列50列的断面图，其中该存储单元阵列50系利用分别在图3的断面线VC-VC与VD-VD的电荷捕获存储单元技术所制造。
请结合图4a至图4d参考图3，该存储单元阵列50包括多个制造于结晶体半导体衬底54上的存储单元52，该衬底54系轻度注入电洞施体杂质(例如，硼)以使该衬底54为轻度掺杂的p-型导电半导体。
每一单元52均包括设置在该衬底54行内的多个沟道区58上的字线68(作用为栅极电极)。在水平方向67各对毗邻沟道区58之间的是绝缘沟槽62。在列方向71各对毗邻沟道区58之间的是注入式源极/漏极区64。
每一注入式源极/漏极区64系包括该衬底54注入电子施体杂质(例如砷)的部份，以产生一n-型导电半导体于该源极/漏极注入区64内。在列方向71中，每一源极/漏极注入区64系与其相对面上的两沟道区58分别形成半导体结。
在该沟道区58与字线之间的是电荷储存单元63。在此电荷捕获介电存储单元实施例中，该电荷储存单元系包括多层电荷捕获电介质60。该多层电荷捕获电介质60系包括第一绝缘阻障层或隧道层60a(可能包含二氧化硅)。该隧道层60a的厚度是在约50至约150埃的范围内。有较窄等级的具体实施例系包括，厚度是在约60至约90埃的范围内的隧道层60a，更窄的是，隧道层60a的厚度是在约70至约80埃的范围内。
在该隧道层60a表面上的是电荷捕获电介质60b，该电荷捕获电介质60b系包括一个或更多电荷捕获区，以储存表示未程序化状态之中性电荷(neutral charge)或表示程序化状态的负电荷(negative charge)。该电荷捕获层60b可包括具有数个适当电荷捕获性质的化合物，所述性质(例如达每平方公分3×106个电子的电荷捕获片密度(sheet density))以及使得该电荷捕获电介质60b厚度的不均匀度不会有害于运算的厚度。
在该示范性实施例中，合适的电荷捕获电介质60b可为氮化合物，例如选自由包括Si2N4、Si3N4、以及SiOxN4所组成的群组的氮化合物。再者，在该示范性实施例中，该电荷捕获电介质60b可具有达20至100埃的厚度，或者是，更窄范围的实施例可包括达30至50埃的厚度。
在该电荷捕获电介质60b表面上的是顶介电层60c。该顶介电层60c可为二氧化硅或可为介电常数大于二氧化硅介电常数的材料(例如，高介电值材料)。在较佳实施例中，该高介电值材料可选自由包括Al2O3、HfSixOy、HfO2、ZrO2、以及ZrSixOy以及其它同样有高介电常数的材料所组成的群组。如果该顶介电层60c是二氧化硅，则该层60c可具有厚度达60至100埃。替换地，如果该顶介电层60c是高介电值材料，则电性厚度(electrical thickness)可达60至100埃，同时物理厚度可在约70至130埃的范围内。较窄等级的实施例系包括上物理厚度可能是在约80至120埃的范围内的顶介电层60c，更窄的是，顶介电层60c的物理厚度可在约90至约100埃的范围内。
在该顶介电层60c表面上的是字线68。该字线68可为导体或半导体，例如多晶硅。在每一字线68与电荷储存单元63的每一侧面上的是侧壁绝缘间隔物74。在该示范性实施例中，该绝缘间隔物74可由氮化合物形成。该绝缘间隔物74的厚度可防止任何电流由该字线68或该电荷储存单元63流至以下任何一种组件：i)源极/漏极区64、ii)该导电性互连72、以及iii)任何可能使导电性互连72与在字线68上方的金属层(未图标)连接的过孔。
每一源极/漏极控制线70在列方向71延伸通过该阵列50且藉由绝缘层69而与所述水平字线68隔离。每一导电性互连72系仅设置在两个毗邻(水平方向67的)源极/漏极区64的顶部且使该两个源极/漏极区64中的各该源极/漏极区64电性连接至该过孔51。该过孔51系设置在该两个源极/漏极区64之间的绝缘沟槽62上方且在该源极/漏极控制线70下方延伸。该过孔系使得该互连72连接于该源极/漏极控制线70。
应了解，相较于习知架构，上述架构可提供较小的存储单元阵列。所述源极/漏极区64系设置在沟道区58列方向的毗邻侧面上，此系与配置在行方向的习知阵列相反。再者，所述源极/漏极区64系各自连接于导电源极/漏极控制线70，这可排除上述与高位线电阻有关的问题。
浮动栅极单元实施例
图5a与图5b各图标存储单元阵列50水平行的断面图，其中该存储单元阵列50系利用分别在图3的断面线HA-HA与HB-HB的浮动栅极存储单元技术所制造。图5c与图5d分别图标存储单元阵列50列的断面图，其中该存储单元阵列50系利用分别在图3的断面线VC-VC与VD-VD的浮动栅极存储单元技术所制造。
如以上关于电荷捕获实施例的描述，图3的存储单元阵列50包括多个制造于结晶体半导体衬底54上的存储单元52。该半导体衬底54系轻度注入电洞施体杂质(例如，硼)，以使得该衬底54为轻度掺杂的p-型导电半导体。
每一单元52均包括设置在该衬底54行内的多个沟道区58的顶部的字线68(作用为栅极电极)。在水平方向67各对毗邻沟道区58之间的是绝缘沟槽62。在列方向71各对毗邻沟道区58之间的是注入式源极/漏极区64。
每一注入式源极/漏极区64系包括该衬底54注入电子施体杂质(例如砷)的部份，以产生n-型导电半导体于该源极/漏极注入区64内。在列方向71中，每一源极/漏极注入区64系与其相对面上的两沟道区58分别形成半导体结。
电荷储存单元63系设置在该沟道区58与该字线68之间。在此浮动栅极实施例中，该电荷储存单元包括藉由隧道介电层55而与该沟道区隔离并且藉由顶介电层57而与该字线68隔离的浮动栅极56。
该隧道介电层55可为二氧化硅，厚度在约50至约150埃的范围内。较窄等级的实施例系包括厚度在约60至约90埃的范围内的隧道层55，更窄的是，隧道层55厚度在约70至约80埃的范围内。
该顶介电层57亦可为二氧化硅或可为介电常数大于二氧化硅介电常数的材料(例如，高介电值材料)。在较佳实施例中，该高介电值材料可选自由Al2O3、HfSixOy、HfO2、ZrO2、以及ZrSixOy以及其它同样有高介电常数的材料所组成的群组。如果该顶介电层57是二氧化硅，则该层57可具有达60至100埃的厚度。替换地，如果该顶介电层57是高介电值材料，则电性厚度可达60至100埃，同时物理厚度可在约70至130埃的范围内。较窄等级的实施例系包括物理厚度在约80至120埃的范围内的顶介电层57，更窄的是，顶介电层57的物理厚度可在约90至100埃的范围内。
在该隧道层55与该顶介电层57之间的是该浮动栅极56。该浮动栅极可为多晶硅。该浮动栅极56的厚度只需要为足以储存影响该沟道区58内的空乏的电荷即可。在此示范性实施例中，该浮动栅极56的厚度可达200至1,500埃，或者是，更窄范围的实施例可包括达500至1,000埃的厚度。
在该顶介电层57表面上的是字线68。在每一字线68与电荷储存单元63的每一侧面上的是侧壁绝缘间隔物74。如上述，该绝缘间隔物74可由氮化合物形成。该绝缘件74的厚度可防止任何电流由该字线68或该浮动栅极56流至以下任何一种组件：i)源极/漏极区64、ii)该导电性互连72、以及iii)任何可使导电性互连72与在字线68上方的金属层(未图标)连接的过孔。
每一源极/漏极控制线70在列方向71延伸通过该阵列50且藉由绝缘层69而与所述水平字线68隔离。每一互连72系仅设置在两个毗邻(水平方向67的)源极/漏极区64的顶部且使该两个源极/漏极区64中的各该源极/漏极区64电性连接至该过孔51。该过孔51系设置在该两个源极/漏极区64之间的绝缘沟槽62上方且在该源极/漏极控制线70下方延伸。该过孔系使该互连72连接于该源极/漏极控制线70。
电荷捕获电介质实施例的制造
图6系图标用以制造存储单元阵列50的电荷捕获介电存储单元实施例的示范性加工步骤的流程图。
图7至图12系图标部份存储单元阵列50在选定加工步骤期间的断面图。
步骤80表示蚀刻及填充氧化物沟槽62，如图7所示。更特别的是，步骤80可包括掩模覆盖列区73的衬底54的线性区(随后会变成沟道区58及源极/漏极区64)并同时暴露衬底54要形成氧化物沟槽62于其中的线性区。的后，系使用非等向性干蚀刻来形成每一沟槽，去除该掩模，并且接着用例如TEOS的化合物回填该沟槽。回填的后，暴露该衬底54于高温以使该TEOS转变成二氧化硅并且接着予以抛光成所述氧化物沟槽62以及留下该隧道层60a，如图7所示。
步骤82表示制造该电荷捕获电介质60b于该隧道层60a的表面上，步骤84表示制造该顶介电层60c于该电荷捕获电介质60b的表面上，如图8所示。
步骤86表示沉积栅极电极层106于包括该顶介电层60c的整个表面上，如图9所示。
步骤90表示图案化及蚀刻水平行方向67中的栅极电极层106内的沟槽110，如图10a与图10b所示。所述沟槽110系将即将成为字线68的栅极电极层106所含诸部份之间隔开。此外，在源极/漏极方向(例如，垂直于字线的方向)将所述沟槽110蚀刻成各个多层电荷捕获电介质60a、60b、以及60c，如图10b所示。
步骤92表示注入所述源极/漏极区64以便在该列区73内定义交错的源极/漏极区64与沟道区58，如图10a与图10b所示。更特别的是，步骤92表示注入电子施体杂质，例如砷，以形成各个源极/漏极区64。
步骤94表示制造所述侧壁间隔物74于所述字线68的侧面以及于露出多层电荷捕获电介质60a、60b、60c的侧面，如图11b所示。可使用习知技术涂上绝缘体(例如氮化合物)于整个表面并且进行等向性蚀刻去除该绝缘体，以形成水平表面并同时留下所述侧壁间隔物74以形成所述侧壁间隔物74。
步骤96表示沉积互连导体(例如钴)于以下表面：暴露的源极/漏极区64、所述侧壁间隔物74、以及所述字线68之上表面。
步骤98表示快速热退火循环(rapid thermal anneal cycle)可使互连导体与底下的硅反应以形成硅化物(例如硅化钴(CoSi))于暴露源极/漏极区64的表面上以及所述字线68之上表面。
步骤100表示由所述侧壁间隔物74的表面去除未反应之互连导体。
步骤102表示掩模以定义所述交错互连72以及步骤104表示蚀刻该硅化钴以便在毗邻源极/漏极区64之间形成所述交错互连72，如图12a与图12b所示。
步骤106表示用绝缘体(例如二氧化硅69)填充所述交错互连72上面及四周的区域并且抛光以提供平坦的表面(以及横越所述字线68上方的绝缘层69)，如图12a与图12b所示。
步骤108表示制造数个过孔51以使每一交错导电性互连72都连接至所述源极漏极控制线70的其中一条。更特别的是，步骤108表示掩模该表面并且图案化该掩模以暴露每一过孔51的位置。的后，蚀刻该二氧化硅69形成孔并且暴露每一导电性互连。接着用导体填充该孔以形成该过孔51。
步骤110表示制造所述源极/漏极控制线70以使所述过孔在表面上互连。更特别的是，步骤110可包括：该表面涂上一层的例如金属导体，掩模该金属，并且图案化该掩模以覆盖该金属会变成所述源极/漏极控制线70(系互连列内的过孔)的部份。的后，蚀刻该金属以形成所述源极/漏极控制线70。
浮动栅极实施例的制造
图14系图标用以制造存储单元阵列50的浮动栅极存储单元实施例的示范性加工步骤的流程图。图15至图22系图标部份存储单元阵列50在选定加工步骤期间的断面图。
步骤120表示蚀刻及填充氧化物沟槽62，如图15所示。相对于上述的步骤80(图6)，蚀刻及填充所述氧化物沟槽62可包括：掩模覆盖列区73的衬底54的线性区同时暴露该衬底54要形成氧化物沟槽62于其中的线性区。的后，使用非等向性干蚀刻来形成每一沟槽，去除该掩模，并且接着用例如TEOS的化合物回填该沟槽。回填的后，暴露该衬底54于高温以使该TEOS转变成二氧化硅并且接着予以抛光成所述氧化物沟槽62以及留下隧道层60a，如图15所示。
步骤122表示制造浮动栅极导体层56于该隧道层55的表面上，以及步骤124表示制造该顶介电层51于该浮动栅极导体层56的表面上，如图16所示。
步骤126表示：图案化及蚀刻每个顶介电层57与浮动栅极层56以形成所述电荷储存单元63于该隧道层55的表面上，如图17所示。
步骤128表示用绝缘体填充步骤126所蚀刻的区域并且回蚀或抛光成平坦表面以形成该顶介电层57，如图18所示。
步骤130表示在该顶介电层57的整个表面上沉积栅极电极层106，如图18所示。
步骤132表示图案化及蚀刻字线方向的栅极电极层106内的沟槽110，如图19a与图19b所示。所述沟槽110系将即将成为字线68的栅极电极层106所含诸部份之间隔开。此外，系蚀刻所述沟槽110至各个顶介电层57、浮动栅极层56、以及隧道介电层55，如图19b所示。
步骤134表示注入所述源极/漏极区64以便在该列区73内定义交错源极/漏极区64与沟道区58。更特别的是，步骤134表示注入电子施体杂质，例如砷，以形成各个源极/漏极区64。
步骤136表示制造所述侧壁间隔物74于所述字线68的侧面以及该顶介电层57、该浮动栅极56、以及该隧道介电层55的侧面，如图20b所示。可使用习知技术涂上绝缘体(例如氮化合物)于整个表面并且等向性蚀刻去除该绝缘体，以形成水平表面并且同时保留所述侧壁间隔物74以形成所述侧壁间隔物74。
步骤138表示沉积互连导体(例如钴)于以下表面：暴露的源极/漏极区64、所述侧壁间隔物74、以及所述字线68之上表面。
步骤140表示快速热退火循环可使互连导体与底下的硅反应以形成硅化物(例如硅化钴(CoSi))于暴露源极/漏极区64的表面上以及所述字线68之上表面。
步骤142表示由所述侧壁间隔物74的表面去除未反应之互连导体。
步骤144表示掩模以定义所述交错互连72并且蚀刻该硅化钴以便在毗邻源极/漏极区64之间形成所述交错互连72，如图21a与图21b所示。
步骤146表示用绝缘体(例如二氧化硅69)填充所述交错互连72上面及四周的区域并且抛光以提供平坦的表面(以及横越所述字线68上方的绝缘层69)。
步骤148表示制造数个过孔51以使每一交错导电性互连72都连接至所述源极漏极控制线70的其中一条。更特别的是，步骤148表示掩模该表面并且图案化该掩模以暴露每一过孔51的位置。的后，系蚀刻该二氧化硅69形成孔且暴露每一导电性互连。接着用导体填充该孔以形成该过孔51。
步骤150表示制造所述源极/漏极控制线70以使所述过孔在表面上互连。更特别的是，步骤150可包括：该表面涂上一层例如金属的导体，掩模该金属，并且图样化该掩模以覆盖会变成所述源极/漏极控制线70(系互连列内的过孔)的金属部份。的后，蚀刻该金属以形成所述源极/漏极控制线70。
双位(Dual Bit)实施例
图23系图标集成电路内存系统160的另一实施例。该系统160包括交错的局部互连电荷存储存储单元阵列162。该存储单元阵列162包括制造于衬底54的核心区65的多个电荷存储存储单元52以及制造于该衬底54的周边区66的数个控制电路。
该存储单元阵列162系排列成二维阵列或矩阵，格式为定义水平行方向的多个行或存储单元以及定义列方向的多个列的存储单元。
数条字线68系设置成在第一方向(称作水平方向)横越该阵列162并且在水平行中的多个存储单元52中的每一个存储单元52的顶部形成栅极电极。数条源极/漏极控制线70系设置成在第二方向(称作垂直方向，系垂直于该第一方向)横越该阵列162且连接至多个设置在衬底54内各对毗邻字线68之间的源极/漏极区64。
更特别的是，每一源极/漏极控制线系设置在该阵列162的顶部且连接至多个过孔51。每一过孔51系向下延伸至单一导电性互连72。每一导电性互连系在两个水平方向毗邻的源极/漏极区64之间水平延伸。所述多条导电性互连72系排列成交错图案，使得列内每隔一个源极/漏极区64仅连接至一个互连72并且使得在两个毗邻(垂直方向)栅极64的相对面上的两个源极/漏极区64均由所述导电性互连72及过孔51连接至毗邻的源极/漏极控制线70。
就另一方式而言，每一导电性互连72系设置在每隔一个源极/漏极区64之上面并且连接至另一源极/漏极区64。该另一源极/漏极区64系位于毗邻该列的第二列且与该源极/漏极区64同一行。所述导电性互连72系设置成使得每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至该列的右侧以及每隔一个导电性互连72连接毗邻列的第二源极/漏极区64系连接至该列的左侧。
应了解，在此实施例中，每一单元系包括浮动的源极/漏极区。该阵列162的控制系利用习知且常用于双位电荷捕获存储单元阵列的程序化、读取、以及擦除的技术。更特别的是，在周边区66内的所述控制电路可包括数个包含字线控制电路122、源极/漏极控制电路126、电流传感器124、编程控制电路128、读取控制电路130、擦除控制电路132、分压电路140、连接至正工作电源(Vc)的电路134、连接至负工作电源(-Vc)的电路138、以及连接至接地136电路的晶体管栅极逻辑电路。各组件可使用习知电路以实现在此揭示的功能。
就运算而言，所述阵列控制电路系运算成可将每一字线68与每一源极/漏极线70选择性连接至该分压器140所提供的电压或至接地(或将该字线68或源极/漏极线70与所有电源及接地隔离，使得电位只由该阵列50的其它结构的电性相互作用所影响)。连接的方式为将该阵列50内的每一存储单元52擦除、选择性程序化、以及选择性读取。所述阵列控制电路也运算成可将选定的源极/漏极线70连接至该电流传感器124，以便测量该选定源极/漏极线70的电流以显示选定存储单元52的程序化状态。
也应了解，可利用上述的制造技术稍微改变掩模、图案化、以及形成所述导电性互连72及过孔51的步骤来制造此双位实施例。
总而言的，本文的教导内容系提供独特且较小型的具有数个设置在沟道区列方向的毗邻侧面的源极/漏极区的存储单元阵列，此系与习知内存阵列行方向的排列方式相反。此外，所述源极/漏极区皆各自连接至导电源极/漏极控制线，这可排除与高位线电阻有关的问题。尽管已就一些相关较佳实施例予以图标及描述本发明，应了解的是所属领域中具有通常知识者在阅读及了解本申请书后显然能做出等效内容及改变。例如，虽然该阵列的存储单元系图标为形成于硅衬底上，应了解，本发明的教导内容所适用的其它是可形成在适当的半导体衬底上的介电存储单元结构，包括，例如体型硅半导体衬底、绝缘体上硅(SOI)半导体衬底、蓝宝石上硅(SOS)半导体衬底、以及本技艺所习知的其它材料制成的半导体衬底。本发明系包括所有此类等效内容及改变，并且只受限于以下所提权利要求书的范畴。
图2系图标集成电路内存系统120的方块图。该集成电路120包括交错的局部互连电荷存储存储单元阵列50。该存储单元阵列50系包括多个制造于衬底54的核心区65内的电荷存储存储单元52与多个制造于该衬底54的周边区66内的控制电路。该核心区65内的存储单元52的阵列50系排列成二维阵列或矩阵，格式为定义水平行方向67的多个行或存储单元以及定义列方向71的多个列的存储单元。
数条字线68系设置成在第一方向(称作水平方向)横越该阵列50并且在水平行中的多个存储单元52中的各该存储单元52上方形成栅极电极。数条源极/漏极控制线70系设置成在第二方向(称作垂直方向，系垂直于该第一方向)横越该阵列50并且连接至多个源极/漏极区64，而所述源极/漏极区64则系设置在衬底54内各对毗邻字线68之间。
所述源极/漏极控制线70系设置在该阵列50的顶部且每一条均连接至多个过孔51。每一过孔51系向下延伸至单一导电性互连72。每一导电性互连系在两个水平行方向67毗邻的源极/漏极区64之间延伸。所述多条导电性互连72系排列成交错图案，使得列内每一个源极/漏极区64连接至一个互连72并且使得在每一沟道区(在单元52下面)列方向71的相对面上的两个源极/漏极区64均由所述导电性互连72及过孔51连接至毗邻的源极/漏极控制线70。
就另一方式而言，每一导电性互连72系设置在第一列内每一源极/漏极区64的顶部且只连接至另一源极/漏极区64。该另一源极/漏极区64则系位于毗邻该第一列的第二列且与该源极/漏极区64同一行。所述导电性互连72系设置成使得每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至第一列的右侧以及每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至第一列的左侧。
该周边区66内的控制电路可包括：数个包括字线控制电路122的晶体管栅极逻辑电路、源极/漏极控制电路126、电流传感器124、编程控制电路128、读取控制电路130、擦除控制电路132、分压电路140、连接至正工作电源(Vc)的电路134、连接至负工作电源(-Vc)的电路138、以及连接至接地的电路136。每一所述组件可使用习知电路以实现在此揭示的功能。
就运算而言，所述阵列控制电路系运算成可将每一字线68与每一源极/漏极线70选择性连接至该分压器140所提供的电压或至接地(或将该字线68或源极/漏极线70与所有电源及接地隔离，使得电位只受到该阵列50的其它结构的电性相互作用(electrical interaction)影响)。连接的方式为将该阵列50内的每一存储单元52擦除、选择性程序化、以及选择性读取。所述阵列控制电路也运算成可将选定的源极/漏极线70连接至该电流传感器124，以便测量该选定源极/漏极线70的电流以显示选定存储单元52的程序化状态(programmed state)。
电荷捕获介电单元实施例
图3系图标交错的局部互连电荷存储存储单元阵列50示范性实施例之上视图。图4a与图4b各图标存储单元阵列50水平行的断面图，其中该存储单元阵列50系利用分别在图3的断面线HA-HA与HB-HB的电荷捕获存储单元技术所制造。图4c与图4d各图标存储单元阵列50列的断面图，其中该存储单元阵列50系利用分别在图3的断面线VC-VC与VD-VD的电荷捕获存储单元技术所制造。
请结合图4a至图4d参考图3，该存储单元阵列50包括多个制造于结晶体半导体衬底54上的存储单元52，该衬底54系轻度注入电洞施体杂质(例如，硼)以使该衬底54为轻度掺杂的p-型导电半导体。
每一单元52均包括设置在该衬底54行内的多个沟道区58上的字线68(作用为栅极电极)。在水平方向67各对毗邻沟道区58之间的是绝缘沟槽62。在列方向71各对毗邻沟道区58之间的是注入式源极/漏极区64。
每一注入式源极/漏极区64系包括该衬底54注入电子施体杂质(例如砷)的部份，以产生一n-型导电半导体于该源极/漏极注入区64内。在列方向71中，每一源极/漏极注入区64系与其相对面上的两沟道区58分别形成半导体结。
在该沟道区58与字线之间的是电荷储存单元63。在此电荷捕获介电存储单元实施例中，该电荷储存单元系包括多层电荷捕获电介质60。该多层电荷捕获电介质60系包括第一绝缘阻障层或隧道层60a(可能包含二氧化硅)。该隧道层60a的厚度是在约50至约150埃的范围内。有较窄等级的具体实施例系包括，厚度是在约60至约90埃的范围内的隧道层60a，更窄的是，隧道层60a的厚度是在约70至约80埃的范围内。
在该隧道层60a表面上的是电荷捕获电介质60b，该电荷捕获电介质60b系包括一个或更多电荷捕获区，以储存表示未程序化状态之中性电荷(neutral charge)或表示程序化状态的负电荷(negative charge)。该电荷捕获层60b可包括具有数个适当电荷捕获性质的化合物，所述性质(例如达每平方公分3×106个电子的电荷捕获片密度(sheet density))以及使得该电荷捕获电介质60b厚度的不均匀度不会有害于运算的厚度。
在该示范性实施例中，合适的电荷捕获电介质60b可为氮化合物，例如选自由包括Si2N4、Si3N4、以及SiOxN4所组成的群组的氮化合物。再者，在该示范性实施例中，该电荷捕获电介质60b可具有达20至100埃的厚度，或者是，更窄范围的实施例可包括达30至50埃的厚度。
在该电荷捕获电介质60b表面上的是顶介电层60c。该顶介电层60c可为二氧化硅或可为介电常数大于二氧化硅介电常数的材料(例如，高介电值材料)。在较佳实施例中，该高介电值材料可选自由包括Al2O3、HfSixOy、HfO2、ZrO2、以及ZrSixOy以及其它同样有高介电常数的材料所组成的群组。如果该顶介电层60c是二氧化硅，则该层60c可具有厚度达60至100埃。替换地，如果该顶介电层60c是高介电值材料，则电性厚度(electrical thickness)可达60至100埃，同时物理厚度可在约70至130埃的范围内。较窄等级的实施例系包括上物理厚度可能是在约80至120埃的范围内的顶介电层60c，更窄的是，顶介电层60c的物理厚度可在约90至约100埃的范围内。
在该顶介电层60c表面上的是字线68。该字线68可为导体或半导体，例如多晶硅。在每一字线68与电荷储存单元63的每一侧面上的是侧壁绝缘间隔物74。在该示范性实施例中，该绝缘间隔物74可由氮化合物形成。该绝缘间隔物74的厚度可防止任何电流由该字线68或该电荷储存单元63流至以下任何一种组件：i)源极/漏极区64、ii)该导电性互连72、以及iii)任何可能使导电性互连72与在字线68上方的金属层(未图标)连接的过孔。
每一源极/漏极控制线70在列方向71延伸通过该阵列50且藉由绝缘层69而与所述水平字线68隔离。每一导电性互连72系仅设置在两个毗邻(水平方向67的)源极/漏极区64的顶部且使该两个源极/漏极区64中的各该源极/漏极区64电性连接至该过孔51。该过孔51系设置在该两个源极/漏极区64之间的绝缘沟槽62上方且在该源极/漏极控制线70下方延伸。该过孔系使得该互连72连接于该源极/漏极控制线70。
应了解，相较于习知架构，上述架构可提供较小的存储单元阵列。所述源极/漏极区64系设置在沟道区58列方向的毗邻侧面上，此系与配置在行方向的习知阵列相反。再者，所述源极/漏极区64系各自连接于导电源极/漏极控制线70，这可排除上述与高位线电阻有关的问题。
浮动栅极单元实施例
图5a与图5b各图标存储单元阵列50水平行的断面图，其中该存储单元阵列50系利用分别在图3的断面线HA-HA与HB-HB的浮动栅极存储单元技术所制造。图5c与图5d分别图标存储单元阵列50列的断面图，其中该存储单元阵列50系利用分别在图3的断面线VC-VC与VD-VD的浮动栅极存储单元技术所制造。
如以上关于电荷捕获实施例的描述，图3的存储单元阵列50包括多个制造于结晶体半导体衬底54上的存储单元52。该半导体衬底54系轻度注入电洞施体杂质(例如，硼)，以使得该衬底54为轻度掺杂的p-型导电半导体。
每一单元52均包括设置在该衬底54行内的多个沟道区58的顶部的字线68(作用为栅极电极)。在水平方向67各对毗邻沟道区58之间的是绝缘沟槽62。在列方向71各对毗邻沟道区58之间的是注入式源极/漏极区64。
每一注入式源极/漏极区64系包括该衬底54注入电子施体杂质(例如砷)的部份，以产生n-型导电半导体于该源极/漏极注入区64内。在列方向71中，每一源极/漏极注入区64系与其相对面上的两沟道区58分别形成半导体结。
电荷储存单元63系设置在该沟道区58与该字线68之间。在此浮动栅极实施例中，该电荷储存单元包括藉由隧道介电层55而与该沟道区隔离并且藉由顶介电层57而与该字线68隔离的浮动栅极56。
该隧道介电层55可为二氧化硅，厚度在约50至约150埃的范围内。较窄等级的实施例系包括厚度在约60至约90埃的范围内的隧道层55，更窄的是，隧道层55厚度在约70至约80埃的范围内。
该顶介电层57亦可为二氧化硅或可为介电常数大于二氧化硅介电常数的材料(例如，高介电值材料)。在较佳实施例中，该高介电值材料可选自由Al2O3、HfSixOy、HfO2、ZrO2、以及ZrSixOy以及其它同样有高介电常数的材料所组成的群组。如果该顶介电层57是二氧化硅，则该层57可具有达60至100埃的厚度。替换地，如果该顶介电层57是高介电值材料，则电性厚度可达60至100埃，同时物理厚度可在约70至130埃的范围内。较窄等级的实施例系包括物理厚度在约80至120埃的范围内的顶介电层57，更窄的是，顶介电层57的物理厚度可在约90至100埃的范围内。
在该隧道层55与该顶介电层57之间的是该浮动栅极56。该浮动栅极可为多晶硅。该浮动栅极56的厚度只需要为足以储存影响该沟道区58内的空乏的电荷即可。在此示范性实施例中，该浮动栅极56的厚度可达200至1,500埃，或者是，更窄范围的实施例可包括达500至1,000埃的厚度。
在该顶介电层57表面上的是字线68。在每一字线68与电荷储存单元63的每一侧面上的是侧壁绝缘间隔物74。如上述，该绝缘间隔物74可由氮化合物形成。该绝缘件74的厚度可防止任何电流由该字线68或该浮动栅极56流至以下任何一种组件：i)源极/漏极区64、ii)该导电性互连72、以及iii)任何可使导电性互连72与在字线68上方的金属层(未图标)连接的过孔。
每一源极/漏极控制线70在列方向71延伸通过该阵列50且藉由绝缘层69而与所述水平字线68隔离。每一互连72系仅设置在两个毗邻(水平方向67的)源极/漏极区64的顶部且使该两个源极/漏极区64中的各该源极/漏极区64电性连接至该过孔51。该过孔51系设置在该两个源极/漏极区64之间的绝缘沟槽62上方且在该源极/漏极控制线70下方延伸。该过孔系使该互连72连接于该源极/漏极控制线70。
电荷捕获电介质实施例的制造
图6系图标用以制造存储单元阵列50的电荷捕获介电存储单元实施例的示范性加工步骤的流程图。
图7至图12系图标部份存储单元阵列50在选定加工步骤期间的断面图。
步骤80表示蚀刻及填充氧化物沟槽62，如图7所示。更特别的是，步骤80可包括掩模覆盖列区73的衬底54的线性区(随后会变成沟道区58及源极/漏极区64)并同时暴露衬底54要形成氧化物沟槽62于其中的线性区。的后，系使用非等向性干蚀刻来形成每一沟槽，去除该掩模，并且接着用例如TEOS的化合物回填该沟槽。回填的后，暴露该衬底54于高温以使该TEOS转变成二氧化硅并且接着予以抛光成所述氧化物沟槽62以及留下该隧道层60a，如图7所示。
步骤82表示制造该电荷捕获电介质60b于该隧道层60a的表面上，步骤84表示制造该顶介电层60c于该电荷捕获电介质60b的表面上，如图8所示。
步骤86表示沉积栅极电极层106于包括该顶介电层60c的整个表面上，如图9所示。
步骤90表示图案化及蚀刻水平行方向67中的栅极电极层106内的沟槽110，如图10a与图10b所示。所述沟槽110系将即将成为字线68的栅极电极层106所含诸部份之间隔开。此外，在源极/漏极方向(例如，垂直于字线的方向)将所述沟槽110蚀刻成各个多层电荷捕获电介质60a、60b、以及60c，如图10b所示。
步骤92表示注入所述源极/漏极区64以便在该列区73内定义交错的源极/漏极区64与沟道区58，如图10a与图10b所示。更特别的是，步骤92表示注入电子施体杂质，例如砷，以形成各个源极/漏极区64。
步骤94表示制造所述侧壁间隔物74于所述字线68的侧面以及于露出多层电荷捕获电介质60a、60b、60c的侧面，如图11b所示。可使用习知技术涂上绝缘体(例如氮化合物)于整个表面并且进行等向性蚀刻去除该绝缘体，以形成水平表面并同时留下所述侧壁间隔物74以形成所述侧壁间隔物74。
步骤96表示沉积互连导体(例如钴)于以下表面：暴露的源极/漏极区64、所述侧壁间隔物74、以及所述字线68之上表面。
步骤98表示快速热退火循环(rapid thermal anneal cycle)可使互连导体与底下的硅反应以形成硅化物(例如硅化钴(CoSi))于暴露源极/漏极区64的表面上以及所述字线68之上表面。
步骤100表示由所述侧壁间隔物74的表面去除未反应之互连导体。
步骤102表示掩模以定义所述交错互连72以及步骤104表示蚀刻该硅化钴以便在毗邻源极/漏极区64之间形成所述交错互连72，如图12a与图12b所示。
步骤106表示用绝缘体(例如二氧化硅69)填充所述交错互连72上面及四周的区域并且抛光以提供平坦的表面(以及横越所述字线68上方的绝缘层69)，如图12a与图12b所示。
步骤108表示制造数个过孔51以使每一交错导电性互连72都连接至所述源极漏极控制线70的其中一条。更特别的是，步骤108表示掩模该表面并且图案化该掩模以暴露每一过孔51的位置。的后，蚀刻该二氧化硅69形成孔并且暴露每一导电性互连。接着用导体填充该孔以形成该过孔51。
步骤110表示制造所述源极/漏极控制线70以使所述过孔在表面上互连。更特别的是，步骤110可包括：该表面涂上一层的例如金属导体，掩模该金属，并且图案化该掩模以覆盖该金属会变成所述源极/漏极控制线70(系互连列内的过孔)的部份。的后，蚀刻该金属以形成所述源极/漏极控制线70。
浮动栅极实施例的制造
图14系图标用以制造存储单元阵列50的浮动栅极存储单元实施例的示范性加工步骤的流程图。图15至图22系图标部份存储单元阵列50在选定加工步骤期间的断面图。
步骤120表示蚀刻及填充氧化物沟槽62，如图15所示。相对于上述的步骤80(图6)，蚀刻及填充所述氧化物沟槽62可包括：掩模覆盖列区73的衬底54的线性区同时暴露该衬底54要形成氧化物沟槽62于其中的线性区。的后，使用非等向性干蚀刻来形成每一沟槽，去除该掩模，并且接着用例如TEOS的化合物回填该沟槽。回填的后，暴露该衬底54于高温以使该TEOS转变成二氧化硅并且接着予以抛光成所述氧化物沟槽62以及留下隧道层60a，如图15所示。
步骤122表示制造浮动栅极导体层56于该隧道层55的表面上，以及步骤124表示制造该顶介电层51于该浮动栅极导体层56的表面上，如图16所示。
步骤126表示：图案化及蚀刻每个顶介电层57与浮动栅极层56以形成所述电荷储存单元63于该隧道层55的表面上，如图17所示。
步骤128表示用绝缘体填充步骤126所蚀刻的区域并且回蚀或抛光成平坦表面以形成该顶介电层57，如图18所示。
步骤130表示在该顶介电层57的整个表面上沉积栅极电极层106，如图18所示。
步骤132表示图案化及蚀刻字线方向的栅极电极层106内的沟槽110，如图19a与图19b所示。所述沟槽110系将即将成为字线68的栅极电极层106所含诸部份之间隔开。此外，系蚀刻所述沟槽110至各个顶介电层57、浮动栅极层56、以及隧道介电层55，如图19b所示。
步骤134表示注入所述源极/漏极区64以便在该列区73内定义交错源极/漏极区64与沟道区58。更特别的是，步骤134表示注入电子施体杂质，例如砷，以形成各个源极/漏极区64。
步骤136表示制造所述侧壁间隔物74于所述字线68的侧面以及该顶介电层57、该浮动栅极56、以及该隧道介电层55的侧面，如图20b所示。可使用习知技术涂上绝缘体(例如氮化合物)于整个表面并且等向性蚀刻去除该绝缘体，以形成水平表面并且同时保留所述侧壁间隔物74以形成所述侧壁间隔物74。
步骤138表示沉积互连导体(例如钴)于以下表面：暴露的源极/漏极区64、所述侧壁间隔物74、以及所述字线68之上表面。
步骤140表示快速热退火循环可使互连导体与底下的硅反应以形成硅化物(例如硅化钴(CoSi))于暴露源极/漏极区64的表面上以及所述字线68之上表面。
步骤142表示由所述侧壁间隔物74的表面去除未反应之互连导体。
步骤144表示掩模以定义所述交错互连72并且蚀刻该硅化钴以便在毗邻源极/漏极区64之间形成所述交错互连72，如图21a与图21b所示。
步骤146表示用绝缘体(例如二氧化硅69)填充所述交错互连72上面及四周的区域并且抛光以提供平坦的表面(以及横越所述字线68上方的绝缘层69)。
步骤148表示制造数个过孔51以使每一交错导电性互连72都连接至所述源极漏极控制线70的其中一条。更特别的是，步骤148表示掩模该表面并且图案化该掩模以暴露每一过孔51的位置。的后，系蚀刻该二氧化硅69形成孔且暴露每一导电性互连。接着用导体填充该孔以形成该过孔51。
步骤150表示制造所述源极/漏极控制线70以使所述过孔在表面上互连。更特别的是，步骤150可包括：该表面涂上一层例如金属的导体，掩模该金属，并且图样化该掩模以覆盖会变成所述源极/漏极控制线70(系互连列内的过孔)的金属部份。的后，蚀刻该金属以形成所述源极/漏极控制线70。
双位(Dual Bit)实施例
图23系图标集成电路内存系统160的另一实施例。该系统160包括交错的局部互连电荷存储存储单元阵列162。该存储单元阵列162包括制造于衬底54的核心区65的多个电荷存储存储单元52以及制造于该衬底54的周边区66的数个控制电路。
该存储单元阵列162系排列成二维阵列或矩阵，格式为定义水平行方向的多个行或存储单元以及定义列方向的多个列的存储单元。
数条字线68系设置成在第一方向(称作水平方向)横越该阵列162并且在水平行中的多个存储单元52中的每一个存储单元52的顶部形成栅极电极。数条源极/漏极控制线70系设置成在第二方向(称作垂直方向，系垂直于该第一方向)横越该阵列162且连接至多个设置在衬底54内各对毗邻字线68之间的源极/漏极区64。
更特别的是，每一源极/漏极控制线系设置在该阵列162的顶部且连接至多个过孔51。每一过孔51系向下延伸至单一导电性互连72。每一导电性互连系在两个水平方向毗邻的源极/漏极区64之间水平延伸。所述多条导电性互连72系排列成交错图案，使得列内每隔一个源极/漏极区64仅连接至一个互连72并且使得在两个毗邻(垂直方向)栅极64的相对面上的两个源极/漏极区64均由所述导电性互连72及过孔51连接至毗邻的源极/漏极控制线70。
就另一方式而言，每一导电性互连72系设置在每隔一个源极/漏极区64之上面并且连接至另一源极/漏极区64。该另一源极/漏极区64系位于毗邻该列的第二列且与该源极/漏极区64同一行。所述导电性互连72系设置成使得每隔一个导电性互连72连接毗邻列的第二源极/漏极区64至该列的右侧以及每隔一个导电性互连72连接毗邻列的第二源极/漏极区64系连接至该列的左侧。
应了解，在此实施例中，每一单元系包括浮动的源极/漏极区。该阵列162的控制系利用习知且常用于双位电荷捕获存储单元阵列的程序化、读取、以及擦除的技术。更特别的是，在周边区66内的所述控制电路可包括数个包含字线控制电路122、源极/漏极控制电路126、电流传感器124、编程控制电路128、读取控制电路130、擦除控制电路132、分压电路140、连接至正工作电源(Vc)的电路134、连接至负工作电源(-Vc)的电路138、以及连接至接地136电路的晶体管栅极逻辑电路。各组件可使用习知电路以实现在此揭示的功能。
就运算而言，所述阵列控制电路系运算成可将每一字线68与每一源极/漏极线70选择性连接至该分压器140所提供的电压或至接地(或将该字线68或源极/漏极线70与所有电源及接地隔离，使得电位只由该阵列50的其它结构的电性相互作用所影响)。连接的方式为将该阵列50内的每一存储单元52擦除、选择性程序化、以及选择性读取。所述阵列控制电路也运算成可将选定的源极/漏极线70连接至该电流传感器124，以便测量该选定源极/漏极线70的电流以显示选定存储单元52的程序化状态。
也应了解，可利用上述的制造技术稍微改变掩模、图案化、以及形成所述导电性互连72及过孔51的步骤来制造此双位实施例。
总而言的，本文的教导内容系提供独特且较小型的具有数个设置在沟道区列方向的毗邻侧面的源极/漏极区的存储单元阵列，此系与习知内存阵列行方向的排列方式相反。此外，所述源极/漏极区皆各自连接至导电源极/漏极控制线，这可排除与高位线电阻有关的问题。尽管已就一些相关较佳实施例予以图标及描述本发明，应了解的是所属领域中具有通常知识者在阅读及了解本申请书后显然能做出等效内容及改变。例如，虽然该阵列的存储单元系图标为形成于硅衬底上，应了解，本发明的教导内容所适用的其它是可形成在适当的半导体衬底上的介电存储单元结构，包括，例如体型硅半导体衬底、绝缘体上硅(SOI)半导体衬底、蓝宝石上硅(SOS)半导体衬底、以及本技艺所习知的其它材料制成的半导体衬底。本发明系包括所有此类等效内容及改变，并且只受限于以下所提权利要求书的范畴。