压控振荡器电路和锁相环(PLL)电路转让专利
申请号 : CN200610105812.8
文献号 : CN1897463B
文献日 : 2010-09-01
发明人 : 植野洋介
申请人 : 索尼株式会社
摘要 :
一种差分型压控振荡器电路，包括：多个VCO单元，每一个VCO单元都有一对开关元件，所述开关元件包含通过一个负载连接到电压源的一个终端侧和通过一个公共节点连接到公共电流源的另外一个终端侧，为开关元件提供的信号是差分信号，多个VCO单元输出与所述差分信号在相位上不同的差分信号；振动消除部件连接多个VCO单元以使每一个节点处的振动被消除。
权利要求 :
1.一种差分型压控振荡器电路，包括：
多个VCO单元，每一个VCO单元都有一对开关元件，其中所述多个VCO单元以环型的形式多级级联；
所述开关元件具有一个通过一个负载连接到电压源的终端侧和通过一个公共节点连接到公共电流源的另外一个终端侧；
为所述开关元件提供的信号是差分信号；
所述多个VCO单元输出的差分信号相对于所述差分信号具有π/4的相位差；和振动消除装置，拥有连接所述VCO单元的多个节点的连接部件，这些VCO单元被供给彼此相位偏移π/2的所述差分信号；
所述振动消除装置连接所述多个VCO单元以使在所述多个节点中每一个节点的振动被消除。
2.权利要求1所述的压控振荡器电路，其中：所述振动消除装置拥有一个连接部件，用于将预先确定的所述VCO单元的所述多个节点互相连接。
3.权利要求1所述的压控振荡器电路，其中：拥有相互连接的所述节点的所述VCO单元形成一个部件。
4.权利要求1中所述的压控振荡器电路，其中：当所述多个VCO单元的级数是偶数时，所述振动消除装置拥有将级数间隔为N/2的所述VCO单元的所述多个节点彼此连接的连接部件，N是所述VCO单元的级数。
5.权利要求1所述的压控振荡器电路，其中：当所述多个VCO单元的级数是奇数时，所述振动消除装置拥有通过一个电容器连接所述多个节点中每一个节点的连接部件。
6.权利要求5中所述的压控振荡器电路，其中：所述振动消除装置将间隔为(N-1)/2级或者(N+1)/2级的所述VCO单元的所述多个节点彼此连接，N是所述VCO单元的级数。
7.一个PLL电路，包括：
一个包含多个VCO单元的差分型压控振荡器电路，其中的每一个VCO单元都有一对开关元件，其中所述多个VCO单元以环型的形式多级级联；
所述开关元件包含一个通过一个负载连接到电压源的终端侧和通过一个公共节点连接到公共电流源的另外一个终端侧；
为所述开关元件提供的信号是差分信号；
所述多个VCO单元输出的差分信号相对于所述差分信号具有π/4的相位差；和，振动消除装置，拥有连接所述VCO单元的多个节点的连接部件，这些VCO单元被供给彼此相位偏移π/2的所述差分信号；
振动消除装置，连接所述多个VCO单元以使所述多个节点中每一个节点的振动被消除。
说明书 :
发明的领域
本发明涉及压控振荡器电路和锁相环(PLL)电路，并且特别涉及差分型压控振荡器电路和包含同样的差分型压控振荡器电路的锁相环(PLL)电路。
背景技术
在使用便携电话和类似设备的无线电通信，通过各种电缆的串行通信，用于从盘介质(读通道)重现数字化记录数据的系统等等之中，锁相环(PLL)电路被广泛用于产生一个具有高频谱精度的振动信号和产生一个锁定频率和相位的时钟信号到数据信号。
最近，存在对振荡信号和时钟信号速度增加的需求，并且存在对高性能的PLL电路的需求。
要求的PLL电路性能指数之一是输出信号的精度。输出信号的精度由于元件内部固有的热噪声和各种噪声而降低。因此，希望抑制这种降低。作为衡量这个精度的指数，称为抖动性能和相位噪声的指数被广泛应用。
在抖动和相位噪声里的主要因素包括PLL电路内配置的压控振荡器(VCO)的噪声。PLL电路的抖动性能可以通过降低VCO自身噪声来改善。
VCO通常根据VCO的结构被粗略分为两种，LCVCO和环型VCO。LCVCO一般有优越的抖动性能。但环型VCO被广泛应用在对抖动性能要求不是很严格的应用中，因为环型VCO的优点在于其具有宽可变频段，例如可以输出多个在相位上互不相同的输出信号，并且不需要感应器。因此，希望改善环型VCO的抖动性能以拓展环型VCO的应用范围。
因此，以下的描述将集中在一种差分型环型VCO。
图11是示出相关领域中一种差分型环型VCO的示意图。
环型VCO90包含相同VCO单元C91，C92，...，C9(n-1)和C9n的N级级联连接(N个VCO单元)。当级数N是偶数时，环型VCO90也包含一个反相单元用于反相差分信号线。这个反相单元在数目N是奇数时是不需要的。
环型VCO的振荡频率(此后称为f0)由VCO单元的延迟时间TD和VCO单元的级数N来表示，如公式(1)所示。
f0＝1/2N·TD...(1)
相邻VCO单元的输出差分信号，在N是偶数时，有π/N[rad]的相位差，在N是奇数时，有2π/N[rad]的相位差。
每一个VCO单元的内部结构将在下文中进行描述。但是，因为VCO单元C91，C92，...，C9(n-1)和C9n的内部结构是彼此相同的，VCO单元C91将被作为一个代表来进行描述。
图12是示出图11所示的VCO单元的等价电路的电路图。
VCO单元C91包括负载R91和R92，NMOS晶体管M91和M92，和一个恒流源I。
NMOS晶体管M91和M92形成一个差分对儿(源极耦合对)。NMOS晶体管M91的漏极与负载R91连接。NMOS晶体管M92的漏极与负载R92连接。NMOS晶体管M91的栅极与输入信号V+的输入端子In+连接。NMOS晶体管M92的栅极与输入信号V-的输入端子In-连接。
一个输出端子Out-连接在NMOS晶体管M91的漏极与负载R91之间。一个输出端子Out+连接在NMOS晶体管M92的漏极与负载R92之间。
负载R91和R92的与NMOS晶体管M91和NMOS晶体管M92相对的一侧分别连接到一个电压源VDD。
NMOS晶体管M91和NMOS晶体管M92的源极连接到恒流源I以便通过尾节点(节点)N90输出一个恒定的电流Itail90。
NMOS晶体管M91和M92一般具有非线性特性。例如，理想的NMOS晶体管的特性服从一个如公式(2)所表达的平方等式。
IDS＝K·(VGS-VT)2...(2)
其中，IDS是所述NMOS晶体管的漏极到源极的电流，K是由NMOS晶体管的尺寸决定的常数，VGS是栅极到源极的电压，VT是一个门限电压。通过将信号V+和信号V-作为正差分输入信号和负差分输入信号转化为公共分量和差分分量而获得的公共信号VC和振荡信号VD由公式(3)表示。
尾节点N90的电压Vtail90满足由公式(2)和公式(3)得到的公式(4)。
从公式(4)中理解到，电压Vtail90以二倍于差分振荡信号VD的频率振动，也就是频率2f0。顺便提及，电压Vtail90的在频率2f0的振动在下文中将称为“电压Vtail的2f0振动”。这被如下定性理解。当以正弦方式振动的差分信号VD90(VD)变大时，尽管NMOS晶体管M91和M92的公共信号VC90(VC)固定，NMOS晶体管M91的栅极电压增加，NMOS晶体管M92的栅极电压相应减少所述增加的量。但是，由于NMOS晶体管的平方特性，NMOS晶体管M91和M92的栅极到源极电压VGS90(VGS)一定数量的增加导致比相同量的减少更加大的电流变化。
图13是示出尾节点处电压的2f0振动的图。总电流值被所述电流源固定在一个恒定的值，并且相应地，NMOS晶体管M91和M92的变化量由电压Vtail90的增加来调节。同样，在NMOS晶体管M92的栅极电压增加的情况下，也是如此。因此，电压Vtail90以一个二倍于所述振荡频率的频率振动。
但是，三极管区(非饱和区域)内的NMOS晶体管的平方特性由公式(5)描述，其中漏极到源极的电压VDS低于电压(VGS-VT)。
IDS＝K·{2·(VGS-VT)2·VDS-VGS2}...(5)
在三极管区内，NMOS晶体管的一个放大因子gm降低。也就是说，输出波形的梯度变缓和。
图14是尾节点电压的2f0振动得到的输出波形图。
上述Vtail电压的2f0振动使得VCO单元C91的输出信号失真。特别地，如图13所示，Vtail电压在信号V+或者信号V-最小的时候最高，NMOS晶体管M91和M92交替进入三极管区，放大因子gm也就是说输出波形的梯度降低。结果使得一个2f0频率分量和其他失真分量发生在VCO单元C91的输出信号中。因此，作为频率f0的信号强度和在频率f0附近频率的信号强度之比的相位噪声变得恶化。而且，频率2f0的振动分量导致谐波畸变。并且，输出波形的振幅降低。
众所周知，失真的振荡波形由于下面所述的原因(1)和(2)而导致VCO的相位噪声和抖动性能恶化(例如，参考非专利文档1)。
(1)由于输出波形的峰至峰电压降低，甚至当噪声源的噪声量固定时，噪声源到相位噪声的转换量增加。
(2)由于输出波形的非对称性，多种噪声源到相位噪声的转换量增加，并且，特别地，颤动(1/f)噪声效应显著增加。
在相关领域，众所周知，电压Vtail的振动使得振荡运行不稳定(参考专利文档1)。
图15是示出过去的另外一种环型VCO的结构的框图。
顺便提及，相同的参考标号用于表示与环型VCO90中相同的部件，并且其描述将被省略。
在环型VCO91中，一个NMOS晶体管连接在VCO单元C91，C92，...，C9(n-1)和Cgn的各个尾节点及一个接地(GND)端子之间，并且提供了一个与VCO单元C91，C92，...，C9(n-1)和C9n有相同结构的复制单元Cr，但不给其输入信号。所有的VCO单元的尾节点的电压由一个运算放大器(在图中没有示出)来控制，使得与复制单元的参考尾节点电压相等。
[专利文档1]
日本专利公开号2001-326560
[非专利文档1]
“电子振荡器中相位噪声的通用理论”，IEEE J.Solid-StateCircuits，vol.33，pp.179-194，Feb.1998
最近，存在对振荡信号和时钟信号速度增加的需求，并且存在对高性能的PLL电路的需求。
要求的PLL电路性能指数之一是输出信号的精度。输出信号的精度由于元件内部固有的热噪声和各种噪声而降低。因此，希望抑制这种降低。作为衡量这个精度的指数，称为抖动性能和相位噪声的指数被广泛应用。
在抖动和相位噪声里的主要因素包括PLL电路内配置的压控振荡器(VCO)的噪声。PLL电路的抖动性能可以通过降低VCO自身噪声来改善。
VCO通常根据VCO的结构被粗略分为两种，LCVCO和环型VCO。LCVCO一般有优越的抖动性能。但环型VCO被广泛应用在对抖动性能要求不是很严格的应用中，因为环型VCO的优点在于其具有宽可变频段，例如可以输出多个在相位上互不相同的输出信号，并且不需要感应器。因此，希望改善环型VCO的抖动性能以拓展环型VCO的应用范围。
因此，以下的描述将集中在一种差分型环型VCO。
图11是示出相关领域中一种差分型环型VCO的示意图。
环型VCO90包含相同VCO单元C91，C92，...，C9(n-1)和C9n的N级级联连接(N个VCO单元)。当级数N是偶数时，环型VCO90也包含一个反相单元用于反相差分信号线。这个反相单元在数目N是奇数时是不需要的。
环型VCO的振荡频率(此后称为f0)由VCO单元的延迟时间TD和VCO单元的级数N来表示，如公式(1)所示。
f0＝1/2N·TD...(1)
相邻VCO单元的输出差分信号，在N是偶数时，有π/N[rad]的相位差，在N是奇数时，有2π/N[rad]的相位差。
每一个VCO单元的内部结构将在下文中进行描述。但是，因为VCO单元C91，C92，...，C9(n-1)和C9n的内部结构是彼此相同的，VCO单元C91将被作为一个代表来进行描述。
图12是示出图11所示的VCO单元的等价电路的电路图。
VCO单元C91包括负载R91和R92，NMOS晶体管M91和M92，和一个恒流源I。
NMOS晶体管M91和M92形成一个差分对儿(源极耦合对)。NMOS晶体管M91的漏极与负载R91连接。NMOS晶体管M92的漏极与负载R92连接。NMOS晶体管M91的栅极与输入信号V+的输入端子In+连接。NMOS晶体管M92的栅极与输入信号V-的输入端子In-连接。
一个输出端子Out-连接在NMOS晶体管M91的漏极与负载R91之间。一个输出端子Out+连接在NMOS晶体管M92的漏极与负载R92之间。
负载R91和R92的与NMOS晶体管M91和NMOS晶体管M92相对的一侧分别连接到一个电压源VDD。
NMOS晶体管M91和NMOS晶体管M92的源极连接到恒流源I以便通过尾节点(节点)N90输出一个恒定的电流Itail90。
NMOS晶体管M91和M92一般具有非线性特性。例如，理想的NMOS晶体管的特性服从一个如公式(2)所表达的平方等式。
IDS＝K·(VGS-VT)2...(2)
其中，IDS是所述NMOS晶体管的漏极到源极的电流，K是由NMOS晶体管的尺寸决定的常数，VGS是栅极到源极的电压，VT是一个门限电压。通过将信号V+和信号V-作为正差分输入信号和负差分输入信号转化为公共分量和差分分量而获得的公共信号VC和振荡信号VD由公式(3)表示。
尾节点N90的电压Vtail90满足由公式(2)和公式(3)得到的公式(4)。
从公式(4)中理解到，电压Vtail90以二倍于差分振荡信号VD的频率振动，也就是频率2f0。顺便提及，电压Vtail90的在频率2f0的振动在下文中将称为“电压Vtail的2f0振动”。这被如下定性理解。当以正弦方式振动的差分信号VD90(VD)变大时，尽管NMOS晶体管M91和M92的公共信号VC90(VC)固定，NMOS晶体管M91的栅极电压增加，NMOS晶体管M92的栅极电压相应减少所述增加的量。但是，由于NMOS晶体管的平方特性，NMOS晶体管M91和M92的栅极到源极电压VGS90(VGS)一定数量的增加导致比相同量的减少更加大的电流变化。
图13是示出尾节点处电压的2f0振动的图。总电流值被所述电流源固定在一个恒定的值，并且相应地，NMOS晶体管M91和M92的变化量由电压Vtail90的增加来调节。同样，在NMOS晶体管M92的栅极电压增加的情况下，也是如此。因此，电压Vtail90以一个二倍于所述振荡频率的频率振动。
但是，三极管区(非饱和区域)内的NMOS晶体管的平方特性由公式(5)描述，其中漏极到源极的电压VDS低于电压(VGS-VT)。
IDS＝K·{2·(VGS-VT)2·VDS-VGS2}...(5)
在三极管区内，NMOS晶体管的一个放大因子gm降低。也就是说，输出波形的梯度变缓和。
图14是尾节点电压的2f0振动得到的输出波形图。
上述Vtail电压的2f0振动使得VCO单元C91的输出信号失真。特别地，如图13所示，Vtail电压在信号V+或者信号V-最小的时候最高，NMOS晶体管M91和M92交替进入三极管区，放大因子gm也就是说输出波形的梯度降低。结果使得一个2f0频率分量和其他失真分量发生在VCO单元C91的输出信号中。因此，作为频率f0的信号强度和在频率f0附近频率的信号强度之比的相位噪声变得恶化。而且，频率2f0的振动分量导致谐波畸变。并且，输出波形的振幅降低。
众所周知，失真的振荡波形由于下面所述的原因(1)和(2)而导致VCO的相位噪声和抖动性能恶化(例如，参考非专利文档1)。
(1)由于输出波形的峰至峰电压降低，甚至当噪声源的噪声量固定时，噪声源到相位噪声的转换量增加。
(2)由于输出波形的非对称性，多种噪声源到相位噪声的转换量增加，并且，特别地，颤动(1/f)噪声效应显著增加。
在相关领域，众所周知，电压Vtail的振动使得振荡运行不稳定(参考专利文档1)。
图15是示出过去的另外一种环型VCO的结构的框图。
顺便提及，相同的参考标号用于表示与环型VCO90中相同的部件，并且其描述将被省略。
在环型VCO91中，一个NMOS晶体管连接在VCO单元C91，C92，...，C9(n-1)和Cgn的各个尾节点及一个接地(GND)端子之间，并且提供了一个与VCO单元C91，C92，...，C9(n-1)和C9n有相同结构的复制单元Cr，但不给其输入信号。所有的VCO单元的尾节点的电压由一个运算放大器(在图中没有示出)来控制，使得与复制单元的参考尾节点电压相等。
[专利文档1]
日本专利公开号2001-326560
[非专利文档1]
“电子振荡器中相位噪声的通用理论”，IEEE J.Solid-StateCircuits，vol.33，pp.179-194，Feb.1998
发明内容
但是，此方法有一个问题，就是由于加入了诸如复制单元、运算放大器等独立电路，致使电路的规模和功率消耗增加。另外，加入这些独立电路增加了噪声源，限制了抖动性能的改善。
本发明考虑到上述问题。因此希望提供一种利用简单结构抑制环型VCO振荡波形的失真并且改善相位噪声和抖动性能的压控振荡器和PLL电路。
根据本发明的一个实施例，提供了一种差分型压控振荡器电路，其包括多个VCO单元、开关元件和振动消除部件。多个VCO单元的每一个都有一对儿开关元件。开关元件有一个终端侧通过一个负载连接一个电压源，另外一个终端侧通过一个公共节点连接一个公共电流源。开关元件被供给差分信号。多个VCO单元输出与所述差分信号相位不同的差分信号。振动消除部件连接所述多个VCO单元，以便消除每一个节点的振动。
这样的振荡器电路依靠振动消除部件来消除VCO单元节点的振动。因此，使得抑制并消减从VCO单元输出的差分信号的失真以及相位噪声及抖动变得可能。
根据本发明，通过使用振动消除部件来消除VCO单元节点的振动来抑制和消减每一个节点的振动。因此，有可能简单可靠地阻止由于三极管区中开关元件的操作而引起的不必要的振动或失真。从而，使得减弱振荡波形的失真并且改善相位噪声和抖动性能成为可能。
如上所述的效果在使用偶数个VCO单元时，将被发挥地更加出色。
另外，与相关领域内的电路相比，VCO单元等的结构没有显著变化，电路规模和功率消耗也没有增加。因此，该结构可以被简化。
本发明考虑到上述问题。因此希望提供一种利用简单结构抑制环型VCO振荡波形的失真并且改善相位噪声和抖动性能的压控振荡器和PLL电路。
根据本发明的一个实施例，提供了一种差分型压控振荡器电路，其包括多个VCO单元、开关元件和振动消除部件。多个VCO单元的每一个都有一对儿开关元件。开关元件有一个终端侧通过一个负载连接一个电压源，另外一个终端侧通过一个公共节点连接一个公共电流源。开关元件被供给差分信号。多个VCO单元输出与所述差分信号相位不同的差分信号。振动消除部件连接所述多个VCO单元，以便消除每一个节点的振动。
这样的振荡器电路依靠振动消除部件来消除VCO单元节点的振动。因此，使得抑制并消减从VCO单元输出的差分信号的失真以及相位噪声及抖动变得可能。
根据本发明，通过使用振动消除部件来消除VCO单元节点的振动来抑制和消减每一个节点的振动。因此，有可能简单可靠地阻止由于三极管区中开关元件的操作而引起的不必要的振动或失真。从而，使得减弱振荡波形的失真并且改善相位噪声和抖动性能成为可能。
如上所述的效果在使用偶数个VCO单元时，将被发挥地更加出色。
另外，与相关领域内的电路相比，VCO单元等的结构没有显著变化，电路规模和功率消耗也没有增加。因此，该结构可以被简化。
附图说明
图1是帮助说明根据第一个实施例的振荡器电路的框图。
图2是示出其尾节点相互连接的VCO单元的等价电路的电路图。
图3是示出如图2所示等价电路中的输入波形的图。
图4A和4B是说明作为输入差分信号的结果而产生的尾节点电压的图，图4C是示出所述等价电路的尾节点电压的波形的图。
图5是示出根据使用QDC的第一个实施例的振荡器电路的框图。
图6是示出根据第二个实施例的振荡器电路的框图。
图7是示出根据使用QDC的第二个实施例的振荡器电路的框图。
图8是示出根据第三个实施例的振荡器的框图。
图9是示出根据第四个实施例的振荡器的框图。
图10是示出一个PLL电路实施例的框图。
图11是示出以往的差分型环型VCO的示意图。
图12是图11中所示VCO单元的一个等价电路的电路图。
图13是示出尾节点电压的2f0振动的图。
图14是示出尾节点电压的2f0振动所产生的输出波形的图。并且，
图15是示出以往的另外一种环型VCO的结构的框图。
图2是示出其尾节点相互连接的VCO单元的等价电路的电路图。
图3是示出如图2所示等价电路中的输入波形的图。
图4A和4B是说明作为输入差分信号的结果而产生的尾节点电压的图，图4C是示出所述等价电路的尾节点电压的波形的图。
图5是示出根据使用QDC的第一个实施例的振荡器电路的框图。
图6是示出根据第二个实施例的振荡器电路的框图。
图7是示出根据使用QDC的第二个实施例的振荡器电路的框图。
图8是示出根据第三个实施例的振荡器的框图。
图9是示出根据第四个实施例的振荡器的框图。
图10是示出一个PLL电路实施例的框图。
图11是示出以往的差分型环型VCO的示意图。
图12是图11中所示VCO单元的一个等价电路的电路图。
图13是示出尾节点电压的2f0振动的图。
图14是示出尾节点电压的2f0振动所产生的输出波形的图。并且，
图15是示出以往的另外一种环型VCO的结构的框图。
具体实施方式
在下文中，将参考附图对本发明的优选实施例进行详细地描述。
图1是说明根据第一个实施例的振荡器电路的框图。
振荡器电路100是压控振荡器(VCO)。振荡器电路100根据一个对应于参考信号和反馈信号之间的相位差的控制电压信号，来改变振荡信号的频率。
振荡器电路100包括有相同内部结构的4个VCO单元C1到C4，和一个反相单元2，反相单元2用来对连接到VCO单元C1和C4的差分信号线反相。
VCO单元C1和VCO单元C3的尾节点(在后文进行描述)相互连接。VCO单元C2和VCO单元C4的尾节点相互连接。
VCO单元C1到C4按照一个环型以多级的形式级联。VCO单元C1的输出端子与VCO单元C2的输入端子相连。VCO单元C2的输出端子与VCO单元C3的输入端子相连。VCO单元C3的输出端子与VCO单元C4的输入端子相连。VCO单元C4的输出端子与VCO单元C1的输入端子通过反相单元2相连。
VCO单元C1到C4从输出端子输出的差分信号相对从输入端子输入的差分信号具有π/4[rad]的相位差。也就是说，供给给VCO单元C1到C4的是相位上相对偏移π/4[rad]的差分信号。
下面将描述其尾节点相互连接的两个VCO单元的等价电路。由于VCO单元C1和C3的等价电路与VCO单元C2和C4的等价电路相互相似，将以VCO单元C1和C3的等价电路作为代表来进行描述。
图2是示出其尾节点相互连接的VCO单元的等价电路的电路图。
等价电路10包括由负载R1和R2以及NMOS晶体管M1和M2组成的一个差分放大器单元11(VCO单元C1)，由负载R3和R4以及NMOS晶体管M3和M4组成的差分放大器单元12(VCO单元C3)，NMOS晶体管M1、M2、M3和M4的源极，用来输出恒定电流的恒流源I。
图2中一个尾节点N构成将NMOS晶体管M1、M2、M3和M4的源极连接到恒流源I的连接部件。
NMOS晶体管M1、M2形成一个差分对(源极耦合对)，并且NMOS晶体管M3、M4形成一个差分对(源极耦合对)。
NMOS晶体管M1的漏极连接到负载R1。NMOS晶体管M2的漏极连接到负载R2。NMOS晶体管M3的漏极连接到负载R3。NMOS晶体管M4的漏极连接到负载R4。
NMOS晶体管M1的栅极与输入信号VInA+的输入端子InA+相连。NMOS晶体管M2的栅极与输入信号VInA-的输入端子InA-相连。NMOS晶体管M3的栅极与输入信号VInB+的输入端子InB+相连。NMOS晶体管M4的栅极与输入信号VInB-的输入端子InB-相连。
输出端子OutA-连接在NMOS晶体管M1的漏级和负载R1之间。输出端子OutA+连接在NMOS晶体管M2的漏级和负载R2之间。相对于信号VInA+具有相位差π/4[rad]的信号由输出端子OutA+输出。相对于信号VInA-具有相位差π/4[rad]的信号由输出端子OutA-输出。
输出端子OutB-连接在NMOS晶体管M3的漏级和负载R3之间。输出端子OutB+连接在NMOS晶体管M4的漏级和负载R4之间。相对于信号VInB+具有相位差π/4[rad]的信号由输出端子OutB+输出。相对于信号VInB-具有相位差π/4[rad]的信号由输出端子OutB-输出。
负载R1、R2、R3、R4相对于NMOS晶体管M1、M2、M3、M4的相反一侧分别连接到电压源VDD。
负载R1到R4和恒流源I的结构并不做特定限制。
图3是示出如图2中所示的等价电路中的输入波形的图。
在信号VInA+和信号VInA-之间的相位差，与在信号VInB+和信号VInB-之间的相位差均为π[rad]。输入到VCO单元C1和C3的差分信号之间的相位差是π/4×2＝π/2，所以，在信号VInA+和信号VInB+之间的相位差为π/2[rad]。因此，在信号VInA+，信号VInB+，信号VInA-和信号VInB-之间的依此顺序的相位差均为π/2[rad]。
下文将描述输入差分信号所产生的尾节点处的电压。
图4A和4B是帮助说明输入差分信号所产生的尾节点处电压的图。图4C是示出等价电路的尾节点处的电压波形的图。
在图4A所示的失真α表示一个在尾节点的电压波形，该波形是将VInA+信号和VInA-信号输入到差分放大器单元11而产生的，也就是VCO单元C1中尾节点的单独的电压波形。相似的，在图4B所示的失真β表示一个在尾节点的电压波形，该波形是将VInB+信号和VInB-信号输入到差分放大器单元12而产生的，也就是VCO单元C3中尾节点的单独的电压波形。
如图4C中所示，失真α和失真β在等价电路10的尾节点N处相互抵消，导致一个很小幅度的振动。
顺便提及，在图4C中，振动幅度被夸大示出以帮助理解。
接着将描述拥有图2所示等价电路作为一个单元的QDC(四分之一周期延时单元)。
图5是示出根据使用QDC的第一个实施例的振荡器电路的框图。
振荡器电路100a包括QDC101和QDC102，在QDC101中，具有相互连接的尾节点的VCO单元C1和C3形成一个部件(QDC101拥有与等价电路10相似的结构)；在QDC102中，具有相互连接的尾节点的VCO单元C2和C4形成一个部件(QDC102拥有与等价电路10相似的结构)。
QDC101和QDC102均有一个输入端子InA+、一个输入端子InA-、一个输入端子InB+、一个输入端子InB-和一个输出端子OutA+、一个输出端子OutA-、一个输出端子OutB+、一个输出端子OutB-。QDC101的输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-分别连接到QDC102的输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-。QDC102的输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-分别连接到QDC101的输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-。
用于反相差分信号线的一个反相单元3被提供在QDC102的输出端子OutB+、输出端子OutB-与QDC101的输入端子InA+、输入端子InA-之间。
QDC101和QDC102均由输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-输出相对于输入到输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-的差分信号具有相位差π/4的差分信号。
这样的振荡器电路100a提供与振荡器电路100相似的效果。
如上所述，根据第一个实施例的振荡器电路100和振荡器电路100a通过将VCO单元C1和VCO单元C3的尾节点相互连接并为VCO单元C1和VCO单元C3提供相位差为π/2[rad]的差分信号，而极大地消减尾节点N处频率为2f0的振动(抑止振动)。因此，有可能简单而可靠地阻止由三极管区内NMOS晶体管M1到M4的操作而导致的不必要的振动和失真。
因此，输出信号的失真，尤其是谐波畸变被消减或抑制，并且可以可靠地防止相位噪声的恶化。结果，抖动性能可被改善。
另外，对比相关领域中的电路，振荡器电路100和振荡器电路100a在VCO单元的结构中没有大的变动，也不增加电路的规模和功率消耗。因此，振荡器电路100和振荡器电路100a的结构可以简单实现。
下文将描述振荡器电路的第二个实施例。
下面将描述根据第二个实施例的振荡器电路100b和振荡器电路100c，集中描述与前面所述的第一个实施例的不同之处，将省略对相似项的说明。
图6是示出根据第二个实施例的振荡器电路的框图。
根据第二个实施例的振荡器电路100b与根据第一个实施例的振荡器电路100在拥有相互连接的尾节点的VCO单元组合方面有不同。
振荡器电路100b拥有VCO单元C1、C2、C3、C4、C5、C6。
设N为振荡器电路100b中VCO单元(N是大于1的偶数)的数目，两个间隔为N/2级的VCO单元的尾节点相互连接。具体地，VCO单元C1和VCO单元C4的尾节点相互连接；VCO单元C2和VCO单元C5的尾节点相互连接；VCO单元C3和VCO单元C6的尾节点相互连接。
图7是示出根据使用QDC的第二个实施例的振荡器电路的框图。
振荡器电路100c包括一个QDC103、一个QDC104、一个QDC105，在QDC103中，拥有相互连接的尾节点的VCO单元C1和C4形成一个部件(QDC103拥有与等价电路10相似的结构)；在QDC104中，拥有相互连接的尾节点的VCO单元C2和C5形成一个部件(QDC104拥有与等价电路10相似的结构)；QDC105中，拥有相互连接的尾节点的VCO单元C3和C6形成一个部件(QDC105拥有与等价电路10相似的结构)。用于反相差分信号线的反相单元4被提供在QDC105的输出端子OutB+、输出端子OutB-与QDC103的输入端子InA+、输入端子InA-之间。
这样的振荡器电路100b和振荡器电路100c提供与按照前面所述第一个实施例的振荡器电路100和振荡器电路100a相似的效果。
如对根据第一个实施例的振荡器电路100a和根据第二个实施例振荡器电路100b的说明所述，当级数N是偶数时，通过将间隔为N/2级的两个VCO单元的尾节点彼此连接来建立一个QDC并且将对应于每个QDC的输出端子的输入端子连接到相应的输出端子，能够很容易地统一化VCO单元。另外，所述统一化例如可以简化在振荡器电路中的布线模式。
下文将描述振荡器电路的第三个实施例。
下面将对根据第三个实施例的振荡器电路100d进行描述，集中描述其与之前所述第一个实施例之间的不同之处，并且将省略对相同项的说明。
图8是示出根据第三个实施例的振荡器电路的框图。
根据第三个实施例的振荡器电路100d与根据第一个实施例的振荡器电路100和根据第二个实施例的振荡器电路100b的不同之处在于根据第三个实施例的振荡器电路100d使用级数为奇数的VCO(奇数个VCO)。
振荡器电路100d包括VCO单元C1、C2、C3；设置在VCO单元C1和C2的尾节点之间的电容Ca1；设置在VCO单元C2和C3的尾节点之间的电容Ca2；设置在VCO单元C1和C3的尾节点之间的电容Ca3。也就是说，振荡器电路100d在相邻VCO单元的尾节点之间有一个电容。
电容Ca1、Ca2、Ca3被提供用于防止影响在每个单元尾节点处的直流电压分量。可是，电容Ca3可以被省略。
这样的根据第三个实施例的振荡器电路100d提供与根据第一个实施例的振荡器电路100和根据第二个实施例的振荡器电路100b相似的效果。
下文将描述振荡器电路的第四个实施例。
下文将对根据第四个实施例的振荡器电路100e进行描述，集中描述其与之前所述第三个实施例之间的不同之处，并且将省略对相同项的说明。
图9是示出根据第四个实施例的振荡器电路的框图。
根据第四个实施例的振荡器电路100e与根据第三个实施例的振荡器电路100d在拥有相互连接的尾节点的VCO单元组合方面不同。
振荡器电路100e包括：VCO单元C1、C2、C3、C4和C5；设置在VCO单元C1和C3的尾节点之间的电容Ca11；设置在VCO单元C3和C5的尾节点之间的电容Ca12；设置在VCO单元C1和C5的尾节点之间的电容Ca13；设置在VCO单元C2和C4的尾节点之间的电容Ca14。但是，电容Ca13可以被省去。
在振荡器电路100e中，间隔(N-1)/2级的两个VCO单元的尾节点相互连接。也就是说，间隔两个级的两个VCO单元的尾节点通过一个电容器相互连接。
这样的根据第四个实施例的振荡器电路100e提供与根据第三个实施例的振荡器电路100d相似的效果。
如对根据第三个实施例的振荡器电路100d和根据第四个实施例的振荡器电路100e的说明所述(上述实施例是级数N是奇数时任意级数的VCO单元的实施例)，间隔为(N-1)/2级的VCO单元的尾节点通过一个电容相互连接，由此，尾节点处的2f0振动相互消减，因此，输出波形的失真也被消减。
在根据第三个实施例的振荡器电路100d和根据第四个实施例的振荡器电路100e中，间隔为(N-1)/2级的VCO单元的尾节点通过一个电容相互连接，间隔为(N+1)/2级的VCO单元的尾节点可以通过一个电容相互连接。选择哪个结构要依据每一个VCO单元的部件的细节为基础来做决定。
如上所述的振荡器电路100到100e可以被合适地应用到PLL电路。下文将一个应用振荡器电路100的例子作为PLL电路的代表进行说明。
图10是示出一个PLL电路实施例的框图。
PLL电路200具有一个预分频器21，一个分频器22，一个相位频率比较器23(PFD：相位频率检测器)，一个电荷泵24(CP)，一个环路滤波器25(LPF)，一个振荡器电路100。
预分频器21对输出时钟OUTCLK进行分频，这个输出时钟输出到PLL电路200的外部。预分频器21可以根据分频器22输出的控制信号S来改变分频比率。分频器22进一步对预分频器21进行分频之后的输出时钟OUTCLK进行分频。
一个参考时钟STCLK作为输出时钟OUTCLK和经预分频器21和分频器22进行分频的时钟的参考，提供给PFD23。PFD23输出一个脉冲信号，这个脉冲信号的宽度正比于参考时钟STCLK和经预分频器21和分频器22进行分频的时钟之间的相位差。
CP24输出一个正比于来自PFD23的脉冲信号的宽度的电压或者电流。
LPF25滤除来自CP24的电压或者电流输出中的高频部分。
振荡器电路100输出一个频率与LPF25输出的电压或者电流值对应的输出时钟OUTCLK。
也就是说，PLL电路200的作用在于使得经预分频器21和分频器22进行分频的输出时钟OUTCLK的频率与参考时钟STCLK的频率变得相同。因此PLL电路200输出频率恒定的输出时钟OUTCLK。
通过将振荡器电路100(振荡器电路器100到100e)应用到PLL电路200中，有可能简单地阻止PLL电路的规模增长和功率消耗增长。这也使得减少PLL电路输出波形的失真以及改善相位噪声性能和抖动性能成为可能。
尽管上面已经详细描述了本发明的优选实施例，本发明并不局限于这些特定的实施例。每一个部件的结构均可以使用功能相似的任意结构来代替。另外，其他任意结构和处理也可以加于本发明中。
进一步，本发明可以是前面所述实施例的两个或者更多个任意结构(特性)的组合。
应该注意，尽管在前面所述的实施例中，使用NMOS晶体管M1到M4作为VCO单元的开关元件，但是本发明并不局限于此，可以使用任意的有放大功能的元件。
另外，尽管在前面所述的实施例中描述的是输入到VCO单元C1到C6(QDC101到105)的是正弦波的情形，但是本发明并不局限于此，并且，输入任意波形例如矩形波，都可以得到相似的效果。
本领域的技术人员应该理解，可以依据设计要求和其他要素进行各种修改、组合、子组合以及变更，只要在所附权利要求和其等价物的范围之内。
对相关申请的交叉引用
本发明包括在2005年7月12日提交日本专利局的日本专利申请JP2005-202913的相关主题，其全部内容引入此处作为参考。
图1是说明根据第一个实施例的振荡器电路的框图。
振荡器电路100是压控振荡器(VCO)。振荡器电路100根据一个对应于参考信号和反馈信号之间的相位差的控制电压信号，来改变振荡信号的频率。
振荡器电路100包括有相同内部结构的4个VCO单元C1到C4，和一个反相单元2，反相单元2用来对连接到VCO单元C1和C4的差分信号线反相。
VCO单元C1和VCO单元C3的尾节点(在后文进行描述)相互连接。VCO单元C2和VCO单元C4的尾节点相互连接。
VCO单元C1到C4按照一个环型以多级的形式级联。VCO单元C1的输出端子与VCO单元C2的输入端子相连。VCO单元C2的输出端子与VCO单元C3的输入端子相连。VCO单元C3的输出端子与VCO单元C4的输入端子相连。VCO单元C4的输出端子与VCO单元C1的输入端子通过反相单元2相连。
VCO单元C1到C4从输出端子输出的差分信号相对从输入端子输入的差分信号具有π/4[rad]的相位差。也就是说，供给给VCO单元C1到C4的是相位上相对偏移π/4[rad]的差分信号。
下面将描述其尾节点相互连接的两个VCO单元的等价电路。由于VCO单元C1和C3的等价电路与VCO单元C2和C4的等价电路相互相似，将以VCO单元C1和C3的等价电路作为代表来进行描述。
图2是示出其尾节点相互连接的VCO单元的等价电路的电路图。
等价电路10包括由负载R1和R2以及NMOS晶体管M1和M2组成的一个差分放大器单元11(VCO单元C1)，由负载R3和R4以及NMOS晶体管M3和M4组成的差分放大器单元12(VCO单元C3)，NMOS晶体管M1、M2、M3和M4的源极，用来输出恒定电流的恒流源I。
图2中一个尾节点N构成将NMOS晶体管M1、M2、M3和M4的源极连接到恒流源I的连接部件。
NMOS晶体管M1、M2形成一个差分对(源极耦合对)，并且NMOS晶体管M3、M4形成一个差分对(源极耦合对)。
NMOS晶体管M1的漏极连接到负载R1。NMOS晶体管M2的漏极连接到负载R2。NMOS晶体管M3的漏极连接到负载R3。NMOS晶体管M4的漏极连接到负载R4。
NMOS晶体管M1的栅极与输入信号VInA+的输入端子InA+相连。NMOS晶体管M2的栅极与输入信号VInA-的输入端子InA-相连。NMOS晶体管M3的栅极与输入信号VInB+的输入端子InB+相连。NMOS晶体管M4的栅极与输入信号VInB-的输入端子InB-相连。
输出端子OutA-连接在NMOS晶体管M1的漏级和负载R1之间。输出端子OutA+连接在NMOS晶体管M2的漏级和负载R2之间。相对于信号VInA+具有相位差π/4[rad]的信号由输出端子OutA+输出。相对于信号VInA-具有相位差π/4[rad]的信号由输出端子OutA-输出。
输出端子OutB-连接在NMOS晶体管M3的漏级和负载R3之间。输出端子OutB+连接在NMOS晶体管M4的漏级和负载R4之间。相对于信号VInB+具有相位差π/4[rad]的信号由输出端子OutB+输出。相对于信号VInB-具有相位差π/4[rad]的信号由输出端子OutB-输出。
负载R1、R2、R3、R4相对于NMOS晶体管M1、M2、M3、M4的相反一侧分别连接到电压源VDD。
负载R1到R4和恒流源I的结构并不做特定限制。
图3是示出如图2中所示的等价电路中的输入波形的图。
在信号VInA+和信号VInA-之间的相位差，与在信号VInB+和信号VInB-之间的相位差均为π[rad]。输入到VCO单元C1和C3的差分信号之间的相位差是π/4×2＝π/2，所以，在信号VInA+和信号VInB+之间的相位差为π/2[rad]。因此，在信号VInA+，信号VInB+，信号VInA-和信号VInB-之间的依此顺序的相位差均为π/2[rad]。
下文将描述输入差分信号所产生的尾节点处的电压。
图4A和4B是帮助说明输入差分信号所产生的尾节点处电压的图。图4C是示出等价电路的尾节点处的电压波形的图。
在图4A所示的失真α表示一个在尾节点的电压波形，该波形是将VInA+信号和VInA-信号输入到差分放大器单元11而产生的，也就是VCO单元C1中尾节点的单独的电压波形。相似的，在图4B所示的失真β表示一个在尾节点的电压波形，该波形是将VInB+信号和VInB-信号输入到差分放大器单元12而产生的，也就是VCO单元C3中尾节点的单独的电压波形。
如图4C中所示，失真α和失真β在等价电路10的尾节点N处相互抵消，导致一个很小幅度的振动。
顺便提及，在图4C中，振动幅度被夸大示出以帮助理解。
接着将描述拥有图2所示等价电路作为一个单元的QDC(四分之一周期延时单元)。
图5是示出根据使用QDC的第一个实施例的振荡器电路的框图。
振荡器电路100a包括QDC101和QDC102，在QDC101中，具有相互连接的尾节点的VCO单元C1和C3形成一个部件(QDC101拥有与等价电路10相似的结构)；在QDC102中，具有相互连接的尾节点的VCO单元C2和C4形成一个部件(QDC102拥有与等价电路10相似的结构)。
QDC101和QDC102均有一个输入端子InA+、一个输入端子InA-、一个输入端子InB+、一个输入端子InB-和一个输出端子OutA+、一个输出端子OutA-、一个输出端子OutB+、一个输出端子OutB-。QDC101的输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-分别连接到QDC102的输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-。QDC102的输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-分别连接到QDC101的输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-。
用于反相差分信号线的一个反相单元3被提供在QDC102的输出端子OutB+、输出端子OutB-与QDC101的输入端子InA+、输入端子InA-之间。
QDC101和QDC102均由输出端子OutA+、输出端子OutA-、输出端子OutB+、输出端子OutB-输出相对于输入到输入端子InA+、输入端子InA-、输入端子InB+、输入端子InB-的差分信号具有相位差π/4的差分信号。
这样的振荡器电路100a提供与振荡器电路100相似的效果。
如上所述，根据第一个实施例的振荡器电路100和振荡器电路100a通过将VCO单元C1和VCO单元C3的尾节点相互连接并为VCO单元C1和VCO单元C3提供相位差为π/2[rad]的差分信号，而极大地消减尾节点N处频率为2f0的振动(抑止振动)。因此，有可能简单而可靠地阻止由三极管区内NMOS晶体管M1到M4的操作而导致的不必要的振动和失真。
因此，输出信号的失真，尤其是谐波畸变被消减或抑制，并且可以可靠地防止相位噪声的恶化。结果，抖动性能可被改善。
另外，对比相关领域中的电路，振荡器电路100和振荡器电路100a在VCO单元的结构中没有大的变动，也不增加电路的规模和功率消耗。因此，振荡器电路100和振荡器电路100a的结构可以简单实现。
下文将描述振荡器电路的第二个实施例。
下面将描述根据第二个实施例的振荡器电路100b和振荡器电路100c，集中描述与前面所述的第一个实施例的不同之处，将省略对相似项的说明。
图6是示出根据第二个实施例的振荡器电路的框图。
根据第二个实施例的振荡器电路100b与根据第一个实施例的振荡器电路100在拥有相互连接的尾节点的VCO单元组合方面有不同。
振荡器电路100b拥有VCO单元C1、C2、C3、C4、C5、C6。
设N为振荡器电路100b中VCO单元(N是大于1的偶数)的数目，两个间隔为N/2级的VCO单元的尾节点相互连接。具体地，VCO单元C1和VCO单元C4的尾节点相互连接；VCO单元C2和VCO单元C5的尾节点相互连接；VCO单元C3和VCO单元C6的尾节点相互连接。
图7是示出根据使用QDC的第二个实施例的振荡器电路的框图。
振荡器电路100c包括一个QDC103、一个QDC104、一个QDC105，在QDC103中，拥有相互连接的尾节点的VCO单元C1和C4形成一个部件(QDC103拥有与等价电路10相似的结构)；在QDC104中，拥有相互连接的尾节点的VCO单元C2和C5形成一个部件(QDC104拥有与等价电路10相似的结构)；QDC105中，拥有相互连接的尾节点的VCO单元C3和C6形成一个部件(QDC105拥有与等价电路10相似的结构)。用于反相差分信号线的反相单元4被提供在QDC105的输出端子OutB+、输出端子OutB-与QDC103的输入端子InA+、输入端子InA-之间。
这样的振荡器电路100b和振荡器电路100c提供与按照前面所述第一个实施例的振荡器电路100和振荡器电路100a相似的效果。
如对根据第一个实施例的振荡器电路100a和根据第二个实施例振荡器电路100b的说明所述，当级数N是偶数时，通过将间隔为N/2级的两个VCO单元的尾节点彼此连接来建立一个QDC并且将对应于每个QDC的输出端子的输入端子连接到相应的输出端子，能够很容易地统一化VCO单元。另外，所述统一化例如可以简化在振荡器电路中的布线模式。
下文将描述振荡器电路的第三个实施例。
下面将对根据第三个实施例的振荡器电路100d进行描述，集中描述其与之前所述第一个实施例之间的不同之处，并且将省略对相同项的说明。
图8是示出根据第三个实施例的振荡器电路的框图。
根据第三个实施例的振荡器电路100d与根据第一个实施例的振荡器电路100和根据第二个实施例的振荡器电路100b的不同之处在于根据第三个实施例的振荡器电路100d使用级数为奇数的VCO(奇数个VCO)。
振荡器电路100d包括VCO单元C1、C2、C3；设置在VCO单元C1和C2的尾节点之间的电容Ca1；设置在VCO单元C2和C3的尾节点之间的电容Ca2；设置在VCO单元C1和C3的尾节点之间的电容Ca3。也就是说，振荡器电路100d在相邻VCO单元的尾节点之间有一个电容。
电容Ca1、Ca2、Ca3被提供用于防止影响在每个单元尾节点处的直流电压分量。可是，电容Ca3可以被省略。
这样的根据第三个实施例的振荡器电路100d提供与根据第一个实施例的振荡器电路100和根据第二个实施例的振荡器电路100b相似的效果。
下文将描述振荡器电路的第四个实施例。
下文将对根据第四个实施例的振荡器电路100e进行描述，集中描述其与之前所述第三个实施例之间的不同之处，并且将省略对相同项的说明。
图9是示出根据第四个实施例的振荡器电路的框图。
根据第四个实施例的振荡器电路100e与根据第三个实施例的振荡器电路100d在拥有相互连接的尾节点的VCO单元组合方面不同。
振荡器电路100e包括：VCO单元C1、C2、C3、C4和C5；设置在VCO单元C1和C3的尾节点之间的电容Ca11；设置在VCO单元C3和C5的尾节点之间的电容Ca12；设置在VCO单元C1和C5的尾节点之间的电容Ca13；设置在VCO单元C2和C4的尾节点之间的电容Ca14。但是，电容Ca13可以被省去。
在振荡器电路100e中，间隔(N-1)/2级的两个VCO单元的尾节点相互连接。也就是说，间隔两个级的两个VCO单元的尾节点通过一个电容器相互连接。
这样的根据第四个实施例的振荡器电路100e提供与根据第三个实施例的振荡器电路100d相似的效果。
如对根据第三个实施例的振荡器电路100d和根据第四个实施例的振荡器电路100e的说明所述(上述实施例是级数N是奇数时任意级数的VCO单元的实施例)，间隔为(N-1)/2级的VCO单元的尾节点通过一个电容相互连接，由此，尾节点处的2f0振动相互消减，因此，输出波形的失真也被消减。
在根据第三个实施例的振荡器电路100d和根据第四个实施例的振荡器电路100e中，间隔为(N-1)/2级的VCO单元的尾节点通过一个电容相互连接，间隔为(N+1)/2级的VCO单元的尾节点可以通过一个电容相互连接。选择哪个结构要依据每一个VCO单元的部件的细节为基础来做决定。
如上所述的振荡器电路100到100e可以被合适地应用到PLL电路。下文将一个应用振荡器电路100的例子作为PLL电路的代表进行说明。
图10是示出一个PLL电路实施例的框图。
PLL电路200具有一个预分频器21，一个分频器22，一个相位频率比较器23(PFD：相位频率检测器)，一个电荷泵24(CP)，一个环路滤波器25(LPF)，一个振荡器电路100。
预分频器21对输出时钟OUTCLK进行分频，这个输出时钟输出到PLL电路200的外部。预分频器21可以根据分频器22输出的控制信号S来改变分频比率。分频器22进一步对预分频器21进行分频之后的输出时钟OUTCLK进行分频。
一个参考时钟STCLK作为输出时钟OUTCLK和经预分频器21和分频器22进行分频的时钟的参考，提供给PFD23。PFD23输出一个脉冲信号，这个脉冲信号的宽度正比于参考时钟STCLK和经预分频器21和分频器22进行分频的时钟之间的相位差。
CP24输出一个正比于来自PFD23的脉冲信号的宽度的电压或者电流。
LPF25滤除来自CP24的电压或者电流输出中的高频部分。
振荡器电路100输出一个频率与LPF25输出的电压或者电流值对应的输出时钟OUTCLK。
也就是说，PLL电路200的作用在于使得经预分频器21和分频器22进行分频的输出时钟OUTCLK的频率与参考时钟STCLK的频率变得相同。因此PLL电路200输出频率恒定的输出时钟OUTCLK。
通过将振荡器电路100(振荡器电路器100到100e)应用到PLL电路200中，有可能简单地阻止PLL电路的规模增长和功率消耗增长。这也使得减少PLL电路输出波形的失真以及改善相位噪声性能和抖动性能成为可能。
尽管上面已经详细描述了本发明的优选实施例，本发明并不局限于这些特定的实施例。每一个部件的结构均可以使用功能相似的任意结构来代替。另外，其他任意结构和处理也可以加于本发明中。
进一步，本发明可以是前面所述实施例的两个或者更多个任意结构(特性)的组合。
应该注意，尽管在前面所述的实施例中，使用NMOS晶体管M1到M4作为VCO单元的开关元件，但是本发明并不局限于此，可以使用任意的有放大功能的元件。
另外，尽管在前面所述的实施例中描述的是输入到VCO单元C1到C6(QDC101到105)的是正弦波的情形，但是本发明并不局限于此，并且，输入任意波形例如矩形波，都可以得到相似的效果。
本领域的技术人员应该理解，可以依据设计要求和其他要素进行各种修改、组合、子组合以及变更，只要在所附权利要求和其等价物的范围之内。
对相关申请的交叉引用
本发明包括在2005年7月12日提交日本专利局的日本专利申请JP2005-202913的相关主题，其全部内容引入此处作为参考。