用于成像器的双联电容器结构及其形成方法转让专利
申请号 : CN200480038069.8
文献号 : CN1898800B
文献日 : 2010-10-20
发明人 : H·E·霍德斯
申请人 : 普廷数码影像控股公司
摘要 :
权利要求 :
1.一种用于形成具有像素内电容器和外围电容器的CMOS成像器件的方法，包括下列步骤：形成至少一个像素内光传感器；以及
在包含所述光传感器的像素内形成像素内电容器以及在像素阵列外的区域内形成至少一个外围电容器，使用相同的工艺步骤同时形成所述像素内和外围电容器，所述工艺步骤包括：在像素区域和外围区域的所述衬底上方形成第一电极层；
在所述第一电极层上方形成第一介质层；
在所述第一介质层上方形成第二介质层；以及在所述第二介质层上方形成第二电极层。
2.如权利要求1所述的方法，其中所述第一电极层用选自由多晶硅、多晶硅/WN/W、多晶硅/硅化物、多晶硅/金属和金属组成的组中的材料制成。
3.如权利要求1所述的方法，其中所述第一介质层和所述第二介质层用独立地选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料制成。
4.如权利要求1所述的方法，其中所述第二电极层用选自由多晶硅、多晶硅/TiSi2、多晶硅/WSi2、多晶硅/WNx/W、多晶硅/WNx、多晶硅/CoSi2、多晶硅/MoSi2、多晶硅/金属和金属组成的组中的材料制成。
5.如权利要求1所述的方法，其中所述光传感器是光电二极管、光电管或光电导体其中之一。
6.如权利要求5所述的方法，其中所述光电二极管是p-n-p光电二极管。
7.一种成像器件，包括：
半导体衬底；
在像素区域内的至少一个光传感器；
在包含所述光传感器的所述像素区域内的像素内电容器和在所述像素区域外的外围区域内的至少一个外围电容器，以及包括：在所述成像器件的像素区域和外围区域中的所述衬底上方的第一电极层；
在所述第一电极层上方的第一介质层；
在所述第一介质层上方的第二介质层；以及
在所述第二介质层上方的第二电极层。
8.如权利要求7所述的器件，其中所述第一电极层用选自由多晶硅、多晶硅/WN/W、多晶硅/硅化物、多晶硅/金属和金属组成的组中的材料制成。
9.如权利要求7所述的器件，其中所述光传感器是光电二极管、光电管或光电导体其中之一。
10.如权利要求7所述的器件，其中所述第一介质层包括选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料。
11.如权利要求7所述的器件，其中所述第二介质层包括选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料。
12.如权利要求7所述的器件，其中所述第二电极层用选自由多晶硅、多晶硅/TiSi2、多晶硅/WSi2、多晶硅/WNx/W、多晶硅/WNx、多晶硅/CoSi2、多晶硅/MoSi2、多晶硅/金属和金属组成的组中的材料制成。
13.一种成像器件，包括：
衬底；
至少一个光传感器；
在所述衬底的像素阵列区域内形成的至少一个像素内电容器，所述至少一个像素内电容器包括第一电极、第一多个介质层和第二电极；以及在所述衬底的外围区域内形成的至少一个外围电容器，所述外围区域与所述像素阵列区域相邻，所述至少一个外围电容器包括所述第一电极、第二多个介质层和所述第二电极。
14.如权利要求13所述的器件，其中所述至少一个像素内电容器的电容不同于所述至少一个外围电容器的电容。
15.如权利要求13所述的器件，其中所述至少一个像素内电容器的电容大于所述至少一个外围电容器的电容。
16.如权利要求13所述的器件，其中所述至少一个外围电容器的电容大于所述至少一个像素内电容器的电容。
17.如权利要求13所述的器件，其中所述第一电极用选自由多晶硅、多晶硅/WN/W、多晶硅/硅化物、多晶硅/金属和金属组成的组中的材料制成。
18.如权利要求13所述的器件，其中所述第一多个介质层和所述第二多个介质层用独立地选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料制成。
19.如权利要求13所述的器件，其中所述第二电极层用选自由多晶硅、多晶硅/TiSi2、多晶硅/WSi2、多晶硅/WNx/W、多晶硅/WNx、多晶硅/CoSi2、多晶硅/MoSi2、多晶硅/金属和金属组成的组中的材料制成。
20.如权利要求13所述的器件，其中所述光传感器是光电二极管、光电管或光电导体其中之一。
21.如权利要求20所述的器件，其中所述光电二极管是p-n-p光电二极管。
22.如权利要求13所述的器件，其中所述第一多个介质层不同于所述第二多个介质层。
23.如权利要求13所述的器件，其中所述第一多个介质层的至少一个不同于所述第二多个介质层的其中一个。
24.如权利要求13所述的器件，其中所述第一多个介质层与所述第二多个介质层相同。
25.如权利要求13所述的器件，其中所述成像器件是CMOS成像器。
26.一种CMOS成像器系统，包含：
(i)处理器；以及
(ii)耦合至所述处理器的CMOS成像器件，所述CMOS成像器件包括：半导体衬底；
像素区域内的至少一个光传感器；
在所述成像器件的所述像素区域和外围区域中的所述衬底上方的第一电极层；
在所述第一电极层上方的第一介质层；
在所述第一介质层上方的第二介质层；以及
在所述第二介质层上方的第二电极层。
27.如权利要求26所述的CMOS成像器系统，其中所述处理器包括用于信号放大、行寻址、列寻址、白平衡、色校正、图像校正和缺陷校正的电路。
28.一种成像器件，包括：
半导体衬底；
像素区域内的至少一个光传感器；
在所述成像器件的所述像素区域和外围区域中的所述衬底上方的第一电极层；
在所述第一电极层上方的第一介质层；
在所述第一介质层上方的第二介质层；以及
在所述第二介质层上方的第二电极层。
29.如权利要求28所述的器件，其中所述第一电极用选自由多晶硅、多晶硅/WN/W、多晶硅/硅化物、多晶硅/金属和金属组成的组中的材料制成。
30.如权利要求28所述的器件，其中所述第一介质层用选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料制成。
31.如权利要求28所述的器件，其中所述第二介质层用选自由Al2O3、Ta2O5、BST和HfOx组成的组中的材料制成。
32.如权利要求28所述的器件，其中所述第二电极层用选自由多晶硅、多晶硅/TiSi2、多晶硅/WSi2、多晶硅/WNx/W、多晶硅/WNx、多晶硅/CoSi2、多晶硅/MoSi2、多晶硅/金属和金属组成的组中的材料制成。
33.一种CCD成像器系统，包括：
(i)处理器；以及
(ii)耦合至所述处理器的CCD成像器件，所述CCD成像器件包括：半导体衬底；
至少一个光传感器；
在所述成像器件的像素区域和外围区域中的所述衬底上方的第一电极层；
在所述第一电极层上方的第一介质层；
在所述第一介质层上方的第二介质层；以及
在所述第二介质层上方的第二电极层，
其中所述第一介质层和第二介质层的至少一个在所述像素区域和所述外围区域之间是不同的，以形成不同的像素内电容器和外围电容器。
34.如权利要求33所述的CCD成像器系统，其中所述处理器包括用于信号放大、行寻址、列寻址、白平衡、色校正、图像校正和缺陷校正的电路。
35.一种成像器件，包括：
衬底；
至少一个光传感器；
在阵列和外围中的第一类型电容器，其中所述阵列中的第一类型电容器与所述外围中的第一类型电容器相同，并且其中所述第一类型电容器包括第一电极、第一多个介质层和第二电极；以及在所述阵列中的第二类型电容器，其中所述第二类型电容器包括所述第一电极、第二多个介质层和所述第二电极。
36.一种成像器件，包括：
衬底；
至少一个光传感器；
在阵列和外围中的第一类型电容器，其中所述阵列中的第一类型电容器与所述外围中的第一类型电容器相同，并且其中所述第一类型电容器包括第一电极、第一多个介质层和第二电极；以及在所述阵列和所述外围中的第二类型电容器，其中所述阵列中的第二类型电容器与所述外围中的第二类型电容器相同，并且其中所述第二类型电容器包括所述第一电极、第二多个介质层和所述第二电极。
37.一种成像器件，包含：
衬底；
至少一个光传感器；
在阵列和外围中的第一类型电容器，其中所述阵列中的第一类型电容器与所述外围中的第一类型电容器相同，并且其中所述第一类型电容器包括第一电极、第一多个介质层和第二电极；以及在所述外围中的第二类型电容器，其中所述第二类型电容器包括所述第一电极、第二多个介质层和所述第二电极。
38.一种CCD成像器系统，包括：
(i)处理器；以及
(ii)耦合至所述处理器的CCD成像器件，所述CCD成像器件包括：半导体衬底；
至少一个光传感器；
在阵列和外围中的第一类型电容器，其中所述阵列中的第一类型电容器与所述外围中的第一类型电容器相同，并且其中所述第一类型电容器包括第一电极、第一多个介质层和第二电极；以及在所述外围中的第二类型电容器，其中所述第二类型电容器包括所述第一电极、第二多个介质层和所述第二电极。
说明书 :
技术领域
本发明涉及用于固态成像器件、包括CMOS和CCD成像器件的电容器结构。
背景技术
由于CCD技术中的固有限制，存在对可能用作低成本成像器件的CMOS成像器的兴趣。CMOS成像器具有许多优点，包括比如低电压操作和低功耗。CMOS成像器还与集成在芯片上的电子元件(控制逻辑单元和定时、图像处理、以及比如A/D转换的信号调节)兼容；CMOS成像器允许对图像数据进行随机存取，并且由于可利用标准CMOS处理技术，因此与传统的CCD相比，其具有更低的制造成本。完全兼容的CMOS传感器技术使得更高水平的图像阵列与关联的处理电路集成，这对许多数字应用来说将是有益的。
CMOS成像器电路包括像素单元的焦平面阵列，每个单元包括光电二极管、光电管或位于衬底的掺杂区域上、用于在衬底底部积累光生电荷的光电导体。
在传统的CMOS成像器中，像素单元的有源元件执行下列必要的功能：(1)光子到电荷的转换；(2)图像电荷的累积；(3)伴随有电荷放大的电荷至浮置扩散结点的迁移；(4)在电荷迁移至浮置扩散结点之前将浮置扩散结点重置于已知状态；(5)读出像素的选择；以及(6)表示像素电荷的信号的输出和放大。浮置扩散结点处的电荷通常被源极跟随输出晶体管转换成像素输出电压。CMOS成像器像素的光敏元件通常是耗尽P-N结光电二极管或者是光电管下面的场感应耗尽区。对于光电二极管，通过完全耗尽读出时的光电二极管，可消除成像滞后。
在CCD、CMOS和其他类型的成像器中，电容器被用来和其他器件一起用于电荷存储和/或用于模拟信号处理电路。由于电容器不能完全收集和存储由光敏面收集的电荷，传统的成像器通常具有不良的信噪比和不良的动态范围。另外，由于其他可影响电容器功能的因素，传统的成像器还具有不良操作。例如，当外围面积中的P沟道器件具有与来自像素单元有效面积中的N沟道器件的不同要求时，有效面积电容器可能要求的电容(例如，更高电容)不同于在外围面积上形成的电容器的电容。然而，当前的技术过程没能为具有不同结构特征、又伴随有不同的电容器性能特征的有效面积和外围面积电容器的形成提供最佳过程。
因此，需要为改进的像素内电容器和外围模拟电容器提供改进的成像器和成像器件。也需要最佳方法，该方法能制造出体现电容器功能中的这些改进的像素阵列。
发明内容
根据附图和所说明的本发明示范实施例一起提供的下面的详细描述，本发明的这些以及其他的特征和优点将是显而易见的。
附图说明
图2是在处理的初始阶段、沿线A-A所作的图1的结构的示意横截面图。
图3是在图2所示的处理之后的处理阶段的图1的结构的示意横截面图。
图4是在图3所示的处理之后的处理阶段的图1的结构的示意横截面图。
图5是在图4所示的处理之后的处理阶段的图1的结构的示意横截面图。
图6是根据本发明第二示范实施例的CMOS成像器集成电路的示意横截面图。
图7是在图6所示的处理之后的处理阶段的图6的结构的示意横截面图。
图8是在图7所示的处理之后的处理阶段的图6的结构的示意横截面图。
图9是在图8所示的处理之后的处理阶段的图6的结构的示意横截面图。
图10是根据本发明第三示范实施例的CMOS成像器集成电路的示意横截面图。
图11是在图10所示的处理之后的处理阶段的图10的结构的示意横截面图。
图12(a)是在图11所示的处理之后的处理阶段的图10的结构的示意横截面图。
图12(b)是在图12(a)所示的处理之后的处理阶段的图10的结构的示意横截面图。
图13是在图12(b)所示的处理之后的处理阶段的图10的结构的示意横截面图。
图14是在图13所示的处理之后的处理阶段的图10的结构的示意横截面图。
图15是说明具有像素阵列的CMOS成像器件的框图，其中在根据本发明制造的单个集成电路中成像器件可与处理器结合。
图16是说明可利用成像器件、比如依照本发明一个实施例构造的CMOS成像器件的计算机处理器的示意图。
具体实施方式
在下面的描述中可互换使用术语“衬底”和“晶片”并且其可包括任何基于半导体的结构。应当理解该结构包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂半导体、由基底半导体基础支持的硅外延层、以及其他半导体结构。半导体不一定为基于硅的。半导体可以是硅-锗、锗或砷化镓。在下面的描述中提到衬底时，前面的过程步骤可能已经被用来在基底半导体或基础中或在其之上形成了区域或结。
术语“像素”指包含可用于将电磁辐射转换成电信号的晶体管和光电导体的离散像元晶胞。出于说明的目的，在本文的图形和描述中说明了根据本发明一个实施例的代表性像素。像素阵列或组合可包括用在CMOS或CCD成像器件中的光电导体阵列。通常，光电导体阵列的所有像素的制造将采用同样的方式同时进行。
现在参照附图，其中相同的元件用相同的标记数字表示，图1-16说明了依照本发明实施例进行的用于改进CMOS和CCD成像器件中的电容器性能的方法。图2-14中的中断符号(\\)表示具有N-沟道晶体管的像素阵列区域58和外围区域59中的P-沟道器件之间的空间间隔。
图1-5说明了本发明的第一实施例，据此分别在半导体衬底70的有效面积和外围面积内形成电容器84、93(图1、5)。在半导体衬底70内在可制造CMOS成像器集成电路的表面形成像素区域58和外围区域59的部分。CMOS制造过程起始于比如轻掺杂的P型或N型硅衬底、或者在重掺杂衬底上的轻掺杂外延硅。衬底70的像素区域58包括像素阵列内像素单元电路的部件，而外围部分59包括在阵列的外围形成并用于定时和控制或读出来自像素单元的信号的代表性部件。利用任何适当的方法(包括离子注入)可将源/漏区(图中未示出)注入衬底70，以此形成轻掺杂或重掺杂的源/漏区。
图1还说明了在有效像素区域58和外围区域59内形成的晶体管76、94和电容器84、93。晶体管76、94和电容器84、93均包含绝缘材料层88。绝缘材料88可以是通过传统淀积工艺、例如热氧化或化学气相淀积(CVD)形成的原硅酸四乙酯(TEOS)。绝缘材料88可选地由氮化物、氧化物、ON(氧化物-氮化物)、NO(氮化物-氧化物)、ONO(氧化物-氮化物-氧化物)或其他绝缘材料组成。
图1还说明了像素区域58内的光传感器90。如图1-9所描绘的，光传感器90可以由用于在衬底底部累积光生电荷的光电二极管组成。光传感器90可包括比如通过传统技术在衬底70的上表面或其下形成的光敏p-n-p结区。应当理解，本发明的成像器可包括光电管、光电导体或其他图像到电荷的转换器件，代替光电二极管，用作用于光生电荷的初始累积器。光传感器90可在衬底70的上表面或其下形成，并且可采用任何布局、定向、形状和几何特征来构造，同半导体器件的其他部件集成在一起。
尽管图1中未描绘，但像素区域58可包括其他N-沟道器件(图中未示出)，并且外围区域59可包括其他P-沟道器件(图中未示出)。例如，像素区域58可包括由转移栅和复位栅(图中未示出)控制的N-沟道晶体管，每一个都通过淀积多晶硅叠层并使其形成图案而形成。例如，通过淀积和图案化栅氧化物层、掺杂多晶硅层以及氧化物或氮化物层可形成多晶硅叠层。
现在参照图2，图2说明了在初始处理之后、但在像素区域58和外围区域59中的晶体管76、94和电容器84、93形成之前的、沿线A-A所作的图1的CMOS图像传感器的横截面图。出于示范的目的，衬底70可以是硅衬底并且可包括本文作为一个衬底的一部分的表面氧化层。然而，如上面提到的，本发明具有与其它半导体衬底相同的应用。
图2还说明了通过传统处理在衬底70内形成的沟槽隔离区128。例如，通过STI过程可形成沟槽隔离区128，据此借助于定向蚀刻过程(如活性离子蚀刻(RIE))或者利用择优各向异性蚀刻剂将衬底70蚀刻到足够的深度(通常约为1000至5000)，首先在掺杂有效层或衬底70内蚀刻沟槽。接着，沟槽被填入了绝缘材料，比如二氧化硅、氮化硅、ON(氧化物-氮化物)、NO(氮化物-氧化物)、或ONO(氧化物-氮化物-氧化物)。通过各种化学气相淀积(CVD)技术，如低压化学气相淀积(LPCVD)、高密度等离子体(HDP)淀积或用于在沟槽内淀积绝缘材料的任何其他适当的方法，可形成绝缘材料。虽然通过STI过程可形成沟槽隔离区128，但是应当理解，可改为利用硅的局部氧化(LOCOS)过程形成隔离区128。
在衬底70内形成并充当感测结点的浮置扩散区125也在图2中被说明。转移栅(图中未示出)将在光传感器90中生成的光电电荷迁移至浮置扩散区125。在各种制造步骤之后，借助于掩蔽离子注入，沟槽隔离区128和扩散区125也可被掺杂。
仍然参照图2，栅氧化层81在衬底70的表面上方形成。第一电极层210随后在栅氧化层81和沟槽隔离区128的上方形成。电极层210可以由任何适当的电极材料制成，包括但不限于poly、poly/WSi、poly/WN/W以及poly/硅化物。利用任何适当的平面化技术，电极层210在形成之后可选地被平面化。
还是如图2所示，接着，介质层214和218连续地在电极层210上方形成。介质层214和218均可由氧化物、金属氧化物、HfOx、氮化物、Al2O3、Ta2O5或BST材料、或直流电的任何其他非导体制成。然后，电极层220在介质层218的上方形成。电极层220可以由任何适当的电极材料制成，包括但不限于多晶硅、poly/TiSi2、poly/WSi2、poly/WNx/W、poly/WNx、poly/CoSi2以及poly/MoSi2。电极层210和220均可形成任何适当的厚度，例如大约从50埃到1000埃。层210、214、218和220均可通过适当的技术被淀积，包括化学气相淀积(CVD)技术，比如低压化学气相淀积(LPCVD)、高密度等离子体(HDP)淀积。在本发明中使用的介质均可形成任何适当的厚度，例如大约从10埃到500埃，并具有任何想要的形状和几何特征。
图3说明了在图2所示的处理之后的处理阶段，并且具体为电极层220的图案形成。尽管图案化的电极层220在图3中示出为具有在层210、214、218以及沟槽隔离区128上方的通常为直的侧壁，但是电极层220可选地被图案化为具有任何其他适当的形状和几何特征。
现在参照图4，形成绝缘层88以覆盖图案化的电极220以及介质层218。绝缘层88可以是通过例如热氧化或化学气相淀积(CVD)的传统淀积工艺形成的原硅酸四乙酯(TEOS)气相。绝缘层88可选地由氮化物、氧化物、ON(氧化物-氮化物)、NO(氮化物-氧化物)、ONO(氧化物-氮化物-氧化物)或其他绝缘材料形成。绝缘层88还可以形成任何想要的厚度并且在形成后可选地被平面化。
在图4的绝缘层88形成之后，如图5所示，通过对层210、214、218以及绝缘层88形成图案并进行蚀刻，形成像素晶体管76、像素电容器84、外围晶体管94和外围电容器93。在需要或有利于特定的工艺流程时，晶体管和电容器形成的处理步骤顺序可以改变。例如，在形成电容器的步骤之前、或之后、或其间，可形成栅叠层。如图5所示，由介质214、218组成的双叠层电容器84、93提供了低泄漏和高电容。
还可进行高温驱动步骤，在此之后完全形成如图5所示的N和P-沟道器件。另外，利用在成像器件上方形成的大量半透明或透明的绝缘和钝化层(图中未示出)来覆盖如图5所示的结构。这样的绝缘和钝化层可包括可以被平面化的SiO2、TEOS、BPSG、氮化物、PSG、BSG或SOG。还可执行传统的处理步骤来形成比如提供与注入的源/漏区的电气连接的绝缘层上的触点以及连接像素内的栅极线和其它连接的其他配线。还可执行其他传统的处理步骤来完成附加部件(如滤波器和透镜)的形成。在需要或有利于特定的工艺流程时，处理步骤的顺序可以改变。
图6-9说明了依照本发明用于像素内电容器184(图9)和外围电容器193(图9)的形成的第二示范实施例。图6描述了初始处理之后但在图9的像素区域58和外围区域59中的晶体管176、194和电容器184、193形成之前的IC器件。图6的结构与图2的结构部分相似，在一定程度上，两种结构都包括第一电极层210和两个介质层214、218；然而，图6的结构与图2的结构不同之处在于形成了光刻胶层230(图6)代替电极层220(图2)。
如图6所示，光刻胶层230在介质层218的上方形成并与之接触以允许介质层218在外围区域59中形成图案。在选择性蚀刻和移去外围区域59中的介质层218的暴露部分以及剥离光刻胶层230之后，所得到的结构在图7中示出。以这种方式，图7的像素区域58包含两个介质层214、218，而只有单个介质层214保持在外围区域59内。如前面的实施例，电极层210可由任何适当的电极材料制成，包括但不限于poly、poly/WSi、poly/WN/W以及poly/硅化物。介质层214和218均可由氧化物、金属氧化物、HfOx、氮化物、Al2O3、Ta2O5或BST材料或直流电的任何其他非导体制成。层210、214、218可通过任何适当的技术被淀积，包括化学气相淀积(CVD)技术、比如低压化学气相淀积(LPCVD)、高密度等离子体(HDP)淀积。
图8说明了在图7所示的处理之后的处理阶段。在介质层218的图案形成之后，图8的电极层220被淀积并且在像素区域58中的介质层218上方以及在外围59中的介质层214上方被图案化。正如前述的实施例，电极层220可以由任何适当的电极材料制成，包括但不限于多晶硅、poly/TiSi2、poly/WSi2、poly/WNx/W、poly/WNx、poly/CoSi2以及poly/MoSi2。层210、214、218和220可通过任何适当的技术被淀积，包括化学气相淀积(CVD)技术，比如低压化学气相淀积(LPCVD)、高密度等离子体(HDP)淀积。图案化的电极层220示出为具有在层214和218上方的通常为直的侧壁；然而，可使电极层220图案化具有任何其他的适当形状和几何特征。
图9说明了在图8所示的处理之后的处理阶段。形成绝缘层88、例如原硅酸四乙酯(TEOS)层以覆盖图案化的电极220以及介质层214、218。如图9所示，在层210、214、218和绝缘层88的选择性蚀刻和形成图案之后，形成了由此得到的像素晶体管176、像素电容器184、外围晶体管194、以及外围电容器193。外围电容器193包含单个介质214，而像素内电容器184包含两个介质214、218。或者，所形成的外围电容器可包含两个或两个以上介质而像素电容器包含单个介质。
还可执行高温驱动步骤，此后完全形成如图9所示的N和P-沟道器件。另外，利用在成像器件上方形成的大量半透明或透明的绝缘或钝化层(图中未示出)来覆盖如图9所示的结构。这样的绝缘和钝化层可包括可以被平面化的SiO2、TEOS、BPSG、氮化物、PSG、BSG或SOG。还可执行传统的处理步骤来形成比如提供与已注入的源/漏区的电气连接的绝缘层上的触点以及连接像素内的栅极线和其它连接的其他配线。
图10-14仍说明了用于构造像素区域58和外围区域59内像素内电容器284(图14)和外围电容器293(图14)的本发明第三示范实施例。图10描述了初始处理之后、但是在图14的晶体管276、294和电容器284、293形成之前的、IC器件。图10的结构与图6的结构部分相似，在一定程度上，两种结构包含第一电极层210和在第一电极层210上方形成并与之相接触的第一介质层214；然而，图10的结构不同于图6的结构之处在于图10中只有一个介质层被使用并且因此光刻胶层230(图10)直接在第一介质层214上方形成并与之相接触。
正如前面所述的实施例，如图10所示，沟槽隔离区128和浮置扩散区125在衬底70内形成。栅氧化层81在衬底70的表面上方形成并且接着第一电极层210在栅氧化层81和沟槽隔离区128上方形成。电极层210可由任何适当的电极材料制成，包括但不限于poly、poly/WSi、poly/WN/W、以及poly/硅化物。随后通过任何适当的技术，包括CVD、LPCVD或HDP淀积，介质层214在电极层210上方形成。介质层214可由氧化物、金属氧化物、HfOx、氮化物、Al2O3、Ta2O5、或BST材料、或直流电的任何其他非导体制成。同样如图10所示，接着，为了使外围区域59内的介质层214形成图案，光刻胶层230被淀积。在外围区域59内的介质层214的暴露部分经过选择性蚀刻和移去之后，由此得到的结构在图11中被示出。利用含等离子体的氧已经将光刻胶层230剥去。
如图12(a)所示，第二介质层215在外围和阵列上淀积。介质层215可由氧化物、氮化物、金属氧化物、Al2O3、Ta2O3、BST、HfOx、或任何其他绝缘体制成。通过任何适当的技术，包括CVD、LPCVD或HDP但不限于这些淀积方法，可淀积这个介质层。介质层215不同于介质214。同样在图12(a)中示出的是另一个光刻胶层330，其覆盖了至少一个外围电容器区域。
另外，可修改处理步骤以使利用适当的掩蔽步骤使介质首先应用于外围59，随后是像素区域58内不同介质的淀积。
现在参照图12(b)。在图12(b)中，利用选择性蚀刻(其可能是湿法或干法蚀刻)，已经将介质层215从像素区域中移去。外围区域内的介质215被光刻胶层330所保护并且未被移去。在选择性蚀刻之后，利用含等离子体的氧将光刻胶330移去。
现在参照图13。电极层220在像素区域58内的介质层214以及在外围区域59内的介质层215上方淀积并被图案化。电极层220可以由任何适当的电极材料制成，包括但不限于多晶硅、poly/TiSi2、poly/WSi2、poly/WNx/W、poly/WNx、poly/CoSi2以及poly/MoSi2。正如前面所述的实施例，如图14所说明的，随后，绝缘层88形成以此覆盖图案化的电极220以及介质层214和215。
如图14所示，在对层210、214、215和绝缘层88的选择性蚀刻和形成图案之后，形成了由此得到的像素晶体管276、像素电容器284、外围晶体管294、以及外围电容器293。外围电容器293包含单个介质215，而像素电容器284包含单个介质214，其不同于介质215。另外，外围电容器293可由两个或多个介质组成而像素电容器284可由两个或多个不同介质组成。
还可实施高温驱动步骤，此后完全形成如图14所示的N和P-沟道器件。还可利用在成像器件上方形成的大量半透明或透明的绝缘和钝化层(图中未示出)来覆盖图14所示的结构。还可执行传统的处理步骤来形成比如提供与注入的源/漏区的电气连接的绝缘层上的触点以及连接像素内的栅极线和其它连接的其他配线。
图15说明具有像素阵列800的CMOS成像器件808的框图，其中像素阵列800包含以行和列布置的多个像素。阵列800中每行的像素由行选择线在同一时间全部接通，每列的像素由各自对应的列选择线选择性地输出。响应行地址解码器820，行线由行驱动器810选择性激活。响应列地址解码器870，列选择线由列选择器860选择性激活。通过定时和控制电路850操作像素阵列，该定时和控制电路控制为像素信号读出而选择适当行线和列线的地址解码器820、870。通常包括像素复位信号(Vrst)和像素图像信号(Vsig)的像素列信号由与列选择器860相关联的取样和保持电路881读取。由差动放大器862产生差动信号(Vrst-Vsig)用于由模数转换器875(ADC)放大并数字化的每个像素。模数转换器875将数字化的像素信号提供给形成数字图像的图像处理器880。图像处理器880可包括用于信号放大、行寻址、列寻址、白平衡、色校正、图像校正、以及缺陷校正的电路。
如果需要，上面就图15所述的成像器件808可以与单个集成电路内的处理器结合。图16说明了可利用成像器件(比如，结合图2-14中说明的依照本发明实施例所构造的成像器件的CMOS成像器)的示范处理系统900。图16所示的任何一个电子部件、包括CPU 901可作为用于处理依照本发明的成像器和方法所形成的图像的集成电路而制造。
如图16所说明的，处理系统900包括耦合至局域总线904的一个或多个处理器901。存储控制器902和主总线桥903也耦合至局域总线904。处理系统900可包括多个存储控制器902和/或多个主总线桥903。存储控制器902和主总线桥903可作为单个器件906被集成。
存储控制器902还耦合至一个或多个存储总线907。每个存储总线接受包括至少一个存储器100的存储部件908。存储部件908可以是存储卡或存储模块。存储模块的实例包括单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)。存储部件908可包括一个或多个附加器件909。例如，在SIMM或DIMM中，附加器件909可能是配置存储器，如串行状态检测(SPD)存储器。存储控制器902还可耦合至高速缓冲存储器905。高速缓冲存储器905可以是处理系统内仅有的高速缓冲存储器。另外，其它器件如处理器901还可包括与高速缓冲存储器905形成高速缓冲分层的高速缓冲存储器。如果处理系统900包括外围设备或控制器(为总线主控器或支持直接存储器存取(DMA))，则存储控制器902可实施高速缓存一致性协议。如果存储控制器902耦合至多个存储总线907，则可并行操作每个存储总线907，或者可将不同的地址范围映射到不同的存储总线907。
主总线桥903耦合至至少一个外围总线910。各种器件、如外围设备或附加总线桥可耦合至外围总线910。这些器件可包括存储器控制器911、各种I/O器件914、次级总线桥915、多媒体处理器918、以及遗留器件接口920。主总线桥903还可耦合至一个或多个专用高速端口922。在个人计算机中，比如，专用端口可能是加速图形接口(AGP)，其用来使高性能视频卡耦合至处理系统900。
借助于存储器总线912，存储器控制器911将一个或多个存储器913耦合至外围总线910。例如，存储器控制器911可以是SCSI控制器并且存储器可以是SCSI盘。I/O器件914可以是任何类型的外围设备。例如，I/O器件914可以是局域网接口，如以太网卡。次级总线桥可用来经由另一个总线使附加器件与处理系统对接。例如，次级总线桥可以是通用串行总线(USB)控制器，用来使USB器件917耦合至处理系统900。多媒体处理器918可以是声卡、视频捕捉卡或任何其它类型的媒体接口，它还可耦合至一个附加的器件(如扬声器919)。遗留器件接口920用来将遗留器件(如较旧款式的键盘和鼠标)耦合至处理系统900。
图16说明的处理系统900只是可以与发明一起使用的示范处理系统。虽然图16说明了尤其适合于通用计算机(如工作站)的处理结构，但是应当认识到，可进行众所周知的修改以将处理系统900配置成更适合于在各种应用中使用。例如，许多需要处理过程的电子器件可利用更简单的结构来实现，所述更简单的结构依赖于耦合至存储部件908和/或存储器100的CPU 901。这些电子器件可包括但不限于音频/视频处理器和记录器、以及数码相机和/或记录器。本发明的CMOS成像器件在耦合至比如像素处理器时可采用数码相机和视频处理器和记录器来实现。修改可包括比如不必要部件的去除、特定器件或电路的添加和/或多个器件的集成。
虽然本发明优选针对形成具有不同的像素电容器和外围电容器的成像器件的方法以及结合这种像素电容器和外围电容器的结构，但是本领域技术人员将会认识到，本发明可用来形成与半导体器件中的一个或多个处理部件集成的任何类型的成像器件。例如，尽管上述的本发明是用于CMOS图像传感器的，但是本发明不限于此并且可用于任何适当的图像传感器，如CCD图像传感器。
CCD图像传感器的最后(输出)阶段提供了顺序像素信号作为输出信号，并使用浮置扩散结点、源极跟随晶体管和复位栅，使用方式与这些元件在CMOS成像器的像素中被使用的方式相同。因此，利用本发明的电容器形成的像素可用于CCD图像传感器以及CMOS图像传感器。本发明的成像器件还可制成不同尺寸的兆像素成像器，例如具有大约在0.1兆像素至20兆像素范围内的阵列的成像器。再次应当注意的是，尽管已经特别参考了包括不同的像素电容器和外围电容器的成像器件对本发明进行了描述，但是本发明具有更广泛的应用性并且可用于任何成像设备。同样地，上述过程仅仅是许多可使用过程的一部分。上面的描述和附图说明了可实现本发明的目的、特征和优点的优选实施例。尽管某些优点和优选实施例已经在上面描述过，但是本领域技术人员将会认识到，在没有背离本发明精神或范围的情况下可进行替换、添加、删除、修改和/或其他变化。因此，本发明不受前面的描述限制而仅仅受限于所附权利要求的范围。