在上电或复位时将输入引脚自动箝位于预定电压的电路

摘要

一种响应一复位信号(PORL)使一集成电路的输入端(11)及其关联的输入线(13)向接地放电的自动接地电路，其使用一与所述输入线耦合的下拉晶体管(17)，所述下拉晶体管具有一耦合成可接收所述复位信号的栅极。一示例性电路还包括一与非门(25)和一第二下拉晶体管(27)，以在所述复位信号不再维持后保持所述输入线的一既定电压电平直至所述输入端由一施加的输入信号驱动为此。所述电压维持电路比所述主下拉晶体管弱，以避免干扰所述输入端的正常工作。

权利要求

1.一种响应一复位信号将一集成电路的一输入端箝位在一预定电压电平的自动箝位电路，所述自动箝位电路包括：一与一输入端耦合的导电输入线；

一在所述导电输入线和一电压馈送线之间耦合的自动接地电路，所述自动接地电路用于在一复位信号维持于所述自动接地电路时使所述导电输入线与所述电压馈送线有效地耦合；以及一电压电平维持电路，所述电压电平维持电路也响应所述复位信号以及也在所述导电输入线和所述电压馈送线之间耦合，但所述电压电平维持电路的导电性能比所述自动接地电路的差，所述电压电平维持电路用于在所述复位信号不再维持时使所述导电输入线保持于一固定电压电位直至由一施加于所述输入端的信号驱动为止。

2.如权利要求1所述的自动箝位电路，其特征在于，所述电压电平维持电路为一电路，所述电压电平维持电路包括：一与非逻辑门，所述与非逻辑门具有一与所述导电输入线耦合的第一输入、一耦合成可接收所述复位信号的第二输入以及一与所述集成电路的任何剩余部分耦合的输出；以及一在所述导电输入线和所述电压馈送线之间耦合的晶体管，所述晶体管并具有一与所述与非逻辑门的所述输出耦合的栅极端。

3.如权利要求1所述的自动箝位电路，其特征在于，所述电压馈送线处于一地电位。

4.一种响应一复位信号将一集成电路的一输入端箝位在一预定电压电平的自动箝位电路，所述自动箝位电路包括：一与一输入端耦合的导电输入线；以及

一在所述导电输入线和一电压馈送线之间耦合的自动接地电路，所述自动接地电路用于在一复位信号维持于所述自动接地电路时使所述导电输入线与所述电压馈送线有效地耦合，其中所述自动接地电路包括 一在所述导电输入线和所述电压馈送线之间耦合的晶体管，所述晶体管并具有一耦合成可接收所述复位信号的栅极端。

5.如权利要求4所述的自动箝位电路，其特征在于，所述复位信号为一低态有效信号，所述晶体管为一n沟道场效应晶体管以及一用于使所述复位信号反相的反相器与所述晶体管的所述栅极端耦合。

6.一种响应一复位信号使一集成电路的一输入端接地的自动箝位电路，所述自动箝位电路包括：一与一输入端耦合的导电输入线；

一在所述导电输入线和一接地之间耦合的第一下拉晶体管，所述第一下拉晶体管具有一耦合成可接收一复位信号的栅极端，所述第一下拉晶体管用于在所述复位信号维持于所述栅极端时使所述导电输入线向所述接地放电；

一与非逻辑门，所述与非逻辑门具有一与所述导电输入线耦合的第一输入、一耦合成可接收所述复位信号的第二输入以及一与所述集成电路的任何剩余部分耦合的输出；以及一在所述导电输入线和所述接地之间耦合的第二下拉晶体管，所述第二下拉晶体管具有一与所述与非逻辑门的所述输出耦合的栅极端，所述第二下拉晶体管的导电性能比所述第一下拉晶体管的差，但用于在所述复位信号不再维持时使所述导电输入线有效地维持于一固定电压电位直至由一施加于所述输入端的信号驱动为止。

说明书

在上电或复位时将输入引脚自动箝位于预定电压的电路

技术领域

[0001] 本发明涉及将集成电路预置或复位于一预定状态，并且尤其涉及确保输入端和与所述输入端耦合的内部锁存器处于预置或复位状态。

背景技术

[0002] 在存储器件及其它集成电路中，往往希望或需要预置或重置电路，其包括将内部锁存器设置于一定态。输入引脚可以由用户配置成逻辑状态“1”(与一电压Vcc电连接)，逻辑状态“0”(与一地电位电连接)或任其浮动。在输入被配置成逻辑状态“1”的情况下，可用一电路来确保在器件的上电复位功能时输入自动与Vcc结合。在把输入配置成逻辑状态“0”或浮动时，可使用一电路来确保输入在器件的上电复位功能时自动接地。

[0003] 在现有技术中，具有从输入线通过一电阻器到另一Vcc或接地的内部路径的电路可以有效地将内部锁存器设置于正确状态。然而，使用这些电路在某些情况下会出现一问题，就是其中的一电流会回流到输入引脚。这种问题会在输入引脚要与接地连接但内部路径与Vcc耦合时以及还有在输入引脚与Vcc连接但内部路径与接地耦合时发生。所以，会有一电流流动并消耗电力，就算该器件并非在工作中也然。这种电力消耗是一个问题，尤其是当集成电路是装在一最终产品诸如一使用电池的手机内时，因为这样会缩短电池的寿命。

[0004] 现有技术中解决此问题的方法之一是使用如图2所示的锁存器电路以有效地消除维持电流。然而，业已发现用于自动地将输入引脚连接至要求状态(“0”或“1”或浮动)的典型锁存器电路并不能在每一可能发生的情况下正确地工作。例如，在图3a-3c中的曲线图示出了一种情况，其中，图2所示的锁存器的输入引脚31是通过一电容器与Vcc连接(这在输入引脚浮动时是常见的情况)。在这种情况下，会要求晶体管33的自动接地功能在上电复位时及上电复位后能正常工作。为此，在节点Y处的与非门的输出37必须是逻辑“1”以导通NMOS晶体管33并将在节点X处的输入线32下拉到接地电位。输入线32是NAND门35的一个输入，而另一个输入是上电复位信号(PORL)，其为一低态有效信号。请参阅图3a-3c中的曲线图，在工作的阶段1时，输入Vcc40上升，上电复位PORL信号(曲线42)斜线上升至逻辑“1”。在节点Y处的电压(曲线50)为逻辑“0”，在节点X处的电压(曲线60)随Vcc而行。当施加PORL信号时(曲线图的阶段2)，则PORL信号变低，而Vcc40继续上升。对节点X及Y的作用将取决于下拉晶体管83是否够强以致于其可将输入线32上的电压下拉到一与NAND门35的逻辑电平“0”对应的电压。当晶体管33是一强的下拉晶体管时，则在曲线图中的阶段2时，节点X按照曲线61下拉到逻辑“0”电压电平。按照一NAND门的真值表，在阶段2中的上电复位的PORL信号为低，其将确保NAND门的输出(节点Y)为“1”而不管在节点X处的电压为何。不过，在阶段3时，当PORL信号关断(变高)，在节点Y处的电压将取决于在节点X处的电压，在一强下拉晶体管33的情况下，节点X将被下拉到“0”(曲线61)，结果使节点Y变成“1”(曲线51)。这是一预期的结果，因为自动接地电路将会正常地工作。然而，如果晶体管33是一弱下拉晶体管，则Vcc将使节点X上拉到高(“1”)值(曲线62)，其使节点Y变为“0”(曲线52)。这不是预期的。因为这只会锁定于“0”以及晶体管33关断，使节点X保持在一高逻辑电平并且阻止自动接地电路起作用。

[0005] 在另一个例子中，图4a-4c中的曲线图示出了一种情况，其中，图2所示的锁存器的输入引脚通过一电阻器连接到Vcc(这是当输入引脚连接Vcc时常见的情况)。在这种情况下，会要求通过晶体管33的自动接地功能在上电复位时及上电复位后不起作用。(在这种情况下，要求的会是一”自动VCC”)。为此，在节点Y处的NAND门35的输出37必须是逻辑“0”，为的是关断NMOS晶体管33以使在节点X处的输入线可上拉到高电压电位(Vcc)。在节点X处的电压值为NAND门35的一输入33，而另一输入是上电复位信号(PORL)，其为一低态有效信号。参阅图4a-4c中的曲线图，在工作的阶段1(在PORL信号之前)，输入Vcc40上升，上电复位信号42斜线上升至逻辑“1”。在节点Y50处的电压处于逻辑“0”。在节点“X”80处的电压跟随Vcc。当施加PORL信号42时(曲线图的阶段2)，则PORL信号变低，且Vcc40继续上升。对节点X及Y的作用将取决于下拉晶体管33是否够强以致于其可将输入线上的电压下拉到一与NAND门的逻辑电平“0”对应的电压。当晶体管33是一强的下拉晶体管时，则在曲线图中的阶段2时，节点X按照曲线81下拉到一逻辑“0”电压电平。按照NAND门的真值表，在阶段2中的上电复位信号为低，其将确保NAND门的输出(节点Y)为“1”而不管在节点X处的电压为何。不过，在阶段3时，当PORL信号关断(变高)，在节点Y处的电压将取决于在节点X处的电压。在下拉晶体管33为一强晶体管的情况下，节点X将被下拉至“0”(曲线81)，导致使节点Y转向“1”(曲线71)。这不是要求的结果。因为当晶体管33把输入线32下拉到地电位时，Vcc电路将不能正常工作。因此，当晶体管是一强下拉晶体管时，自动Vcc电路就不能正常地工作。

[0006] 在美国专利申请公告US2003/0214337A1中，Miyagi尝试通过设置一具有一耗尽型MIS晶体管的RS锁存器确保其总是在一指定状态下启动以避免在上电时锁存器复位不可靠的问题。

[0007] 解决此问题的另一方法是要求用户把未连接的输入引脚接地。但是由于通常要求要给使用者提供相关的连接(或不连接)输入引脚的灵活性，因此要求用户动手把所有不用的输入引脚都接地不是解决此问题的理想办法。

[0008] 在美国专利6,335,648中，Matsushita叙述了一种提高集成电路在一复位情况下的稳定性的途径，其使用了一通过一复位信号有效地设置的RS触发器，其输出施加于一n沟道下拉晶体管，该下拉晶体管通过一电阻器器耦合在输出节点和接地之间。额外的电路，包括一与反相缓冲器耦合的或门电路，被用于重置触发器从而使其在复位情况结束后不会干扰正常的工作。然而，理想的是有一种较为简单的电路。

[0009] 为了避免上述问题，就要求输入引脚在一复位状态下可自动连接到一预定的电势，而无需拿走用户在正常工作中如何使用输入引脚的灵活性。理想的是这一自动箱位电路的结构较简单，能够在各种情况下工作(输入引脚接地、连接Vcc或浮动)而不依赖于锁存器的下拉晶体管的强度，并且不耗用不必要的电流及功率。

发明内容

[0010] 本发明提供了一种响应一复位信号自动地将输入端及其相关输入线路箝位于一预定电压电势的电路。该电路使用一诸如一栅极被耦合以接收该复位信号的晶体管的电子开关装置，其使该输入线与一电压馈送线(Vcc或地线)有效地耦合以致于该输入线不会处于一不确定的浮动电压。结果，任何未连接的输入端，从而换句话说为浮动的，现在将处于一有效的数字状态。这样就可确保任何与该输入耦合的内部锁存器正确地重置到一准备好接受数据的状态。

[0011] 该电路的一示例性实施例还包括一电压电平维持装置，其用于在该复位信号不再持续时使输入线弱保持于一固定电压电平，直至输入端由一施加的信号驱动为止。

附图说明

[0012] 图1是本发明的一示例性实施例的电路示意图。

[0013] 图2是一属于现有技术的典型输入锁存器电路的电路示意图。

[0014] 图3a-3C以及图4a-4c是图2所示的现有技术电路在一上电复位操作时在多个位置的电压相对于时间的曲线图。

具体实施方式

[0015] 参照图1，可见一根据本发明的自动箝位电路与一集成电路的一输入引脚、垫片或其它终端连接11相连。一导电输入线13与该输入端11关联并与其耦合。该输入线13又，例如在此实施例中，通过NAND逻辑门25的输出15与该集成电路的剩余部分耦合。

[0016] 如上所述，在一复位操作时，可要求该输入端11及其关联的输入线13具有一与一数字逻辑电平对应的预定电压电位以确保该电路可处于一正确的复位状态。例如，如果允许该输入端11浮动，则该输出线路15可与一状态或许不定的输入锁存器连接。在图1中，该电路可箝位于一地电位，但其也可轻易地箝位于其它一些电压电位，诸如Vcc。图中所示的自动接地电路确保该输入线13在一复位操作时正确地接地。

[0017] 取决于该与输入11-15与耦合的集成电路的特征，还可要求在该输入线13上的既定电压电平一直维持直至由一施加于输入端11的信号驱动为止。图1所示的示范性实施例也在该复位信号不再维持后将该输入弱保持于一固定电压电位。

[0018] 该自动接地电路包括一用作为电子开关的下拉品体管17以在一复位信号PORL维持时将使该输入线路13向接地放电。该下拉晶体管在输入线13和接地之间耦合，并且具有一耦合成可接收该复位信号PORL的栅极端19。

[0019] 在此实施例中，该下拉晶体管17为一n沟道MOS场效应晶体管(或FET)。因为该复位信号PORL通常设计成低态有效，所以可设置一反相器21，其输出与该晶体管的栅极19连接，其输入23则接收该复位信号PORL，以致于当该低态有效复位维持于栅极19时首先会反相成一高电压逻辑电平。

[0020] 只要维持该复位信号PORL，该晶体管17就导通，并使电流自输入线下泄到接地。该晶体管17的导电性能最好要够好以便可快速地把输入线13下拉到地电位，当该复位信号PORL不再维持时(变高)，该晶体管17关断，然后就不再为该输入线13有效地放电。

[0021] 图1所示的示范性实施例还包括一电压电平维持电路，其包括一NAND(与非)逻辑门25和一第二下拉晶体管27。该与非门25具有一与输入线13耦合的第一输入、一耦合成可接收该复位信号PORL的第二输入以及一输出15；如上所述，该输出可与该集成电路的剩余部分的任何部分耦合。该第二下拉晶体管27如同该下拉晶体管17般在输入线和接地之间耦合。该晶体管27具有一与与非门25的输出15耦合的栅极端29。

[0022] 只要维持该复位信号PORL，一在该输出线路15上逻辑高输出导通该第二下拉晶体管27，其与该主下拉晶体管17合作，使输入线13向接地放电。当该复位信号PORL不再维持时，该与非门25的输出15的逻辑与该输入线13的相反。当该输入线13处于一逻辑低电位时，该逻辑高输出15使得第二下拉晶体管27导通，从而使该输入线13维持在该低电平。当该输入线13处于一逻辑高电位时，该逻辑低输出15使得该第二下拉晶体管27关断，从而使输入线13维持其电荷于该高逻辑电平。

[0023] 为了使该电压电平维持电路25-29不会干扰该输入端11的正常工作，该第二下拉晶体管27的导电性能应该比该自动接地电路的主下拉晶体管17的大大地差。

[0024] 本技术领域的技术人员应该知道，在不背离上述本发明的基本特征的情况下还可以有其它的不同于该示范性实施例的自动接地电路的变形。例如，如果选择该复位信号为一高态有效信号，那么就无需该反相器21。同样，也可以使用P沟道FET来取代该下拉晶体管17。通过适当的修改，可用其它的逻辑门替代该与非门25。