助听器的输出级、助听器及驱动助听器中输出换能器的方法

摘要

一种用于助听器(62)的输出级，其中通过采用时间平均输出驱动器(42)，由此使输出换能器服从三个不同的工作条件，实现低电平输入信号的功耗减少，这是通过产生用于控制H形桥路的三态控制信号来实现的。三态控制信号是这样产生的：通过采用时间平均装置，由此使单比特Sigma-Delta调制器(21)的两电平输出被转换成控制信号集合，从而在任一给定时间可假定三状态其中之一。在优选实施例中所述时间平均装置是延迟装置(40)。

权利要求

1.一种用于助听器(62)的输出级，所述助听器包括输入换能器装置(12)、模数转换器(13)、数字信号处理器(14)和输出级，所述输出级包括单比特Sigma-Delta调制器(21)、输出驱动器(42)以及输出换能器(17)，所述输出驱动器具有带有两个支路的H形桥路，每个支路有相应的输出端子以连接到所述输出换能器，所述支路中的第一支路是由第一二进制控制信号控制的，而所述支路中的第二支路是由第二二进制控制信号控制的，该第二二进制控制信号是作为所述第一二进制控制信号的时间延迟版本生成的。

2.根据权利要求1所述的输出级，其中所述输出驱动器是以互补金属氧化物半导体技术实施的。

3.根据权利要求1所述的输出级，其中所述第一二进制控制信号的时间延迟版本是通过采用定时延迟装置(40)取得的。

4.根据权利要求3所述的输出级，其中所述定时延迟装置包括定时反相器。

5.根据权利要求3所述的输出级，其中所述定时延迟装置包括定时反相触发器。

6.根据权利要求1所述的输出级，其中所述输出驱动器通过利用平均滤波器来取得时间平均功能。

7.一种助听器(62)，包括输入换能器装置(12)、模数转换器(13)、数字信号处理器(14)以及输出级(63)，所述输出级包括单比特Sigma-Delta调制器(21)和输出换能器(17)，所述输出级还包括输出驱动器(42)，该输出驱动器具有带有两个支路的H形桥路，每个支路有相应的输出端子以连接到所述输出换能器，所述支路中的第一支路是由第一二进制控制信号控制的，而所述支路中的第二支路是由第二二进制控制信号控制的，该第二二进制控制信号是作为所述第一二进制控制信号的时间延迟版本导出的。

8.一种驱动助听器中输出换能器的方法，包括：

产生第一二进制控制信号；

以所述第一二进制控制信号的延迟版本的形式，产生第二二进制控制信号；

选择带有两个支路的H形桥路；

将每个支路的相应输出端子与所述输出换能器的相应端子连接；

通过所述第一二进制控制信号控制所述支路中的第一支路；及

通过所述第二二进制控制信号控制所述支路中的第二支路。

9.根据权利要求8所述的方法，其中所述控制信号的延迟版本被延迟一个时钟脉冲。

10.根据权利要求8所述的方法，其中所述H形桥路包括反相和非反相支路，所述支路包括采用反相器与延迟的组合来使所述反相支路的控制信号反相和延迟。

说明书

助听器的输出级、助听器及驱动助听器中输出换能器的方

法

技术领域

[0001] 本发明涉及助听器。本发明更具体地涉及一种用于助听器的输出级以及驱动用于助听器的输出换能器的方法。本发明更加具体地涉及用于驱动助听器中输出换能器的输出级。

[0002] US 5 578 963公开了一种改进型B类驱动电路(所谓推拉式驱动器)。这是一种模拟驱动器，可用在带有数字处理器的助听器中，只要该处理器后接DAC(数模转换器)以将发自信号处理器的数字信号转换为控制输出驱动器的模拟输出信号。

[0003] US 5 878 146涉及 一 种数 字 式助 听 器，其 带 有特 殊 类型 被 称为Sigma-Delta(∑-Δ)转换器的输出级。在Sigma-Delta转换器中，Sigma-Delta调制器受数字输入控制并产生高速脉冲调制二进制信号，该信号被馈送到串联的低通滤波器，其中所述信号被转换成低频模拟信号。在该转换器的一个实施例中，对来自Sigma-Delta(S-D)转换器的高比特率输出信号的低通滤波是由输出换能器中的驱动器线圈提供的，换能器驱动器线圈以这种方式执行双重功能。当依赖输出换能器进行低通滤波时，可以说转换器包括了调制器、输出驱动电路与输出换能器。描述这种设计的另一种方式是说输出级为直接数字输出级，因为在助听器中不执行一般意义上的数模转换。在这样的装置中，DAC为S-D调制器所取代，该调制器将来自信号处理器的数字输出转换成适于驱动数字(切换)输出驱动器的二进制信号。

[0004] 对于这种系统来说不利的是，对低振幅输入信号的功耗相对地高。这起因于这样的事实，当来自Sigma-Delta调制器的高比特率输出被用在推拉式驱动器，例如基于FET(场效应晶体管)驱动器中的时候，低振幅信号是由以高速率持续地切换于两个状态之间的二进制信号来表示的，导致输出驱动器中的晶体管频繁地再充电。高功耗是个缺点，因其缩短了电池寿命。

[0005] WO03/047309-A1公开了一种S-D数模转换器。在这一被建议用在助听器内的现有技术系统中，采用了能够以三个输出状态工作的S-D调制器。这种三态信号控制推拉式输出驱动器——所谓的H形桥路(H-bridge)，其输出在低通滤波器中进行滤波。 [0006] 由于相当复杂的设计，此系统不适合用在助听器中。

[0007] 现有技术还有关于输出驱动器的示例，其利用驱动器电路中两个以上的状态。这样做的优点是减少了驱动器级内的功耗。不过迄今尚未提出过，相应的三电平控制信号能够从简单的1比特S-D调制器导出。

发明内容

[0008] 因此，在本领域需要带有降低功耗的简单输出级。

[0009] 根据本发明第一方面，通过提供根据权利要求1的一种输出级满足了这一需要。 [0010] 在这种输出级中，来自Sigma-Delta调制器的高速单比特(即两态)比特流在输出驱动器内被转换成时间平均三态驱动条件，该驱动条件代表要被驱动通过输出换能器的电流。

[0011] 本发明在第二方面提供了一种如权利要求8所述的助听器。

[0012] 本发明在第三方面提供了一种如权利要求9所述的方法。

[0013] 由从属权利要求可引出更多的实施例。

附图说明

[0014] 在以下文本中，将联系本发明一个实施例的描述，来公开本发明的各种实施例。此描述将要参考附图，其中：

[0015] 图1展示现有技术中带有DAC和模拟输出驱动器的助听器；

[0016] 图2展示现有技术中带有数字输出级的助听器；

[0017] 图3a展示图2中现有技术输出驱动器的配置；

[0018] 图3b展示根据本发明的输出驱动器的配置；

[0019] 图4展示根据本发明的助听器；

[0020] 图5a展示S-D调制器输出；

[0021] 图5b展示延迟一个时钟脉冲的S-D调制器输出；而

[0022] 图5c展示输出驱动器的三态驱动条件。

具体实施方式

[0023] 首先参看图1，该图例示带有模拟输出级的数字式助听器11。此助听器11基本包括麦克风12、模数转换器13、数字信号处理器DSP 14、数模转换器DAC 15、模拟输出驱动器16以及接收器17。各部件12、13和14是本技术领域内的标准部件。特殊的是，麦克风12可被麦克风阵列取代，这可能包括用于给助听器提供定向声音接收特性的模拟装置。此外，DSP可具有任何已知结构，尤其是，它可以是通过利用配置/参数RAM存储器而可控/可编程的硬连线ASIC。在本发明的说明中，足以表明所述处理器输出适于在DAC 15内处理的串行或并行序列的二进制数字。适当的实施方案对技术人员来说将是显而易见的。 [0024] 在DAC 15中，输入比特流18被转换成低通滤波的模拟输出信号19，该信号控制模拟输出驱动器16，驱动器16依次馈电至输出换能器17。在图1的设计中，输出驱动器可以是具有电压增益“1”的B类放大级，有时称之为阻抗变换器。例如，US 5 578 963即公开了一种改进型B类驱动器电路(所谓推拉式驱动器)。

[0025] 图2展示了根据现有技术带有H形桥路数字输出级的助听器。此助听器61基本包括部件12、13、14以及17，其类似于以上联系图1的说明所描述的那些部件。但是，在如图1中所示DAC 15和输出驱动器16的位置，图2中的装置采用了H形桥路数字输出级20。此级包括S-D调制器21和切换输出驱动器22。S-D调制器21是一阶单比特S-D调制器，它产生脉冲密度调制的单比特输出信号23。输出驱动器是D类驱动器，也称为切换的H形桥路，它由S-D调制器21的输出23控制。该驱动器详细示于图3a。

[0026] 图3a以示例方式展示了切换输出驱动器22，其作为带有左侧和右侧支路的桥式结构中双极型晶体管的切换D类级。左侧支路包 括NPN型晶体管30和PNP型晶体管31，它们以推拉式(push-pull)结构连接用于控制左侧输出端子TL的电压。右侧支路包括PNP型晶体管32和NPN型晶体管33，它们以推拉式结构连接用于控制右侧输出端子TR的电压。接收器17被跨接到输出端子TL、TR上并由所述输出端子上的电压差来驱动。 [0027] 目前技术水平的助听器芯片优选是以某种FET(场效应晶体管)技术，例如CMOS(互补金属氧化物半导体)技术来实施的。为此目的，NPN型晶体管30、33可用适当形式的器件例如n沟道FET来实施，而PNP型晶体管31、32可用适当形式的器件例如p沟道FET来实施。输入23的高状态将导致电流以一个方向被驱动通过换能器17，而输入23的低状态将导致电流以相反方式被驱动。因此，没有其中无电流被驱动通过换能器17的可能状态。所以，到输入换能器12的低电平输入信号需要由S-D调制器输出23中迅速移位的比特序列来表示，其被配置成提供接近于零的平均脉冲密度值。这点就功耗来说是不好的，因为FET器件中输入电容器的快速充电将会导致可观的功率损耗。显然对于双极实施方案，快速振荡序列将会导致比低电平信号的零状态表示更高的功耗。

[0028] 图4展示根据本发明一实施例的助听器62。此助听器62具有部件1、13以及14，其类似于以上联系图2的说明所描述的那些部件，而在数字输出级20的位置，是包括S-D调制器21和平均输出驱动器42的时间平均数字输出级63。Sigma-Delta调制器21类似于图2中的Sigma-Delta调制器21。平均输出驱动器42引入了针对图3a所示驱动器一个修改版本。这一时间平均输出驱动器将来自S-D调制器21的两态输出转换成换能器驱动条件的三态集合。这是通过从S-D调制器输出23导出两个比特流，一个是与流23相同、用于控制桥路左侧支路30、31的流43a，而另一个是与流23相同但是被时钟延迟装置40延迟了一个时钟脉冲、用于控制桥路右侧支路32、33的流43b，来实现的。适当的时钟电路的实施方案对技术人员来说将会是显而易见的。

[0029] 通过用这两个比特流来控制平均输出驱动器42的晶体管，每次在比特流23包含从一个状态到另一状态的转变时，便得到输出换 能器17的零-驱动条件。这种效应以图5a、5b和5c来说明；图5a显示左侧比特流43a，其与S-D调制器输出比特流23相同；图5b显示右侧比特流43b，其与被延迟一个时钟脉冲的S-D调制器输出相同；而图5c显示输出换能器17的驱动状态的表示53以及相应的输出换能器电流51，该电流是通过对驱动状态信号53进行低通滤波得到的。

[0030] 因此，在图5c上，曲线53表示逻辑计算(B-1-B’)(B*B’)-1 的结果，其中*是异或(XOR)算子，B是控制信号43a的状态，而B’是控制信号43b的状态，它实际上是输出信号23的延迟版本。

[0031] 这种计算应得到进一步说明：信号B与B’之间的XOR运算确保每当这些信号不同时，该运算即产生“1”。这一结果被否定或被“非”操作，因此当这两个信号的状态不同时，-1便得到“0”结果，而当这两个状态相同时得到“1”结果。当B’为“0”时(B -B’)项产生符号“+”，而当B’为“1”时产生符号“-”，从而使得计算结果落在集合{1，0，-1}即三状态集合内，其中“1”状态表示表达式BB’为真时电流在一个方向的换能器驱动条件，且“-1”-1 -1 -1
状态表示表达式(B) (B’) 为真时电流在另一方向中，而“0”状态表示表达式B(B’) 或-1
(B) B’为真时没有电流。

[0032] 也许通过研究图4可更好地说明这一点：当考虑到H形桥路的反相特性，即控制信号43a、43b均将有效地处于同一状态时，B(43a)中从“1”到“0”的转变将导致在驱动器两侧的“0”状态控制信号；因此驱动器的每一侧将会试图反抗来自另一侧的电流，结果是没有电流。类似的是从“0”到“1”的转变。然而，当B与B’相同时，电流将会在换能器内流动，其方向由B值是否为“0”或“1”来决定。这可通过比较图5a、5b和5c看到。因为所述各图在时间上对准，图5a中为“1”状态且图5b中为“1”状态的时间样本将会转变成图5c中曲线53上的“1”状态，而这二者的“0”状态将会转变成“-1”状态。 [0033] 控制信号23与输出换能器电流51之间的关系可被以表格概括如下： [0034]输出换能器电流表 前面时钟周期中23的状态
1 0
当前时钟周期中 23的状态 1 1 0
0 0 -1

[0035] 因此，通过适当地控制控制信号，驱动器即能够在任一方向输出脉冲和稳定状态信号以及零输出。

[0036] 由根据本发明的驱动器级的描述，显然获得了时间平均功能，因为比特流23中的转变导致零驱动电流状况，而为了出现驱动电流条件需要两个或更多个连续的相同比特。根据本发明的平均输出驱动器利用标准S-D调制器并实现了所希望的输出换能器的驱动，但是降低了驱动器晶体管的有效切换速率且因此而不完全依赖换能器驱动器线圈来平均驱动电流。

[0037] 因此，如图5a进一步显示的，由比特流23中的快速振荡来表示的低电平输入信号将会由输出驱动器转换成换能器电流中的慢速振荡，从而节省功率。为了对图5a进行详细说明，用图5a上的曲线50来表示输入信号。同样显示了S-D调制器输出比特流23、43a中的该信号的表示。对于标记为序列1的相对高的正输入电平，平均脉冲密度超过50％，而被标记为序列3的高负输入电平则导致平均脉冲密度低于50％。被标记为序列2的零或低电平输入导致脉冲密度为50％。在图5c上，相应的输出换能器电流是以曲线51表示的(假定换能器提供滤波，且驱动条件状态以曲线53表示)。对于被标记为序列1的正驱动电流，在一基本时间段中驱动条件处于状态“+1”，而对于被标记为序列3的负驱动电流，在一基本时间段中驱动条件处于状态“-1”，且被标记为序列2接近于零的驱动电流由这样的驱动条件表示：其在一基本时间段中处于状态“0”。

[0038] 在图3b上，驱动器级33、32右侧上的NPN与PNP型晶体管序列被颠倒了。晶体管的颠倒排列使得相应控制信号43b的电平与相应输出端子TR的电压之间的关系反相。假定控制信号34a与34b之间的延迟基本为零，通过在控制信号34b的线路内结合反相器34，反相的关系即可被抵消从而避免改变性能。这对技术人员来说是显而易见的。 [0039] 在本发明一实施例中，是通过采用定时反相器，由此通过该反相器中固有的一个时钟脉冲延迟来获得所需延迟，从而取得输出驱动器的时间平均功能。

[0040] 在本发明的另一实施例中，是通过采用定时反相触发器，由此通过该触发器中固有的一个时钟脉冲延迟来获得所需延迟，从而取得输出驱动器的时间平均功能。 [0041] 在以上讨论中已提及，时间平均功能可通过延迟或反相器与延迟的组合来取得，这取决于H形桥路是否是反相的或非反相的。技术人员当然能够提出其它解决方案，例如用所谓触发器——或反相触发器来替代延迟。同样也可提出其它类型的平均装置，例如平均滤波器。类似地，技术人员将认识到，S-D调制器可以用更高阶的调制器取代。 [0042] 以上描述了本发明的多个实施例。然而，本发明的范围不应被认为是由这些示例来限定的，因为本领域技术人员将能提出与所述实施例等效的多种替代性解决方案。反之，本发明的范围应由所附权利要求来界定。