具有多种隔离体绝缘区宽度的集成电路转让专利
申请号 : CN200580006812.6
文献号 : CN1926693B
文献日 : 2010-10-20
发明人 : 陈建 , 万斯·H·阿德姆斯 , 叶祖飞
申请人 : 飞思卡尔半导体公司
摘要 :
权利要求 :
1.一种集成电路，包括：
基片；
基片上的N沟道晶体管的第一栅极；
基片上的P沟道晶体管的第二栅极；
基片中的用于N沟道晶体管的第一硅化物区，其中第一硅化物区离第一栅极为第一距离；
基片中的用于P沟道晶体管的第二硅化物区，其中第二硅化物区离第二栅极为第二距离，其中第二距离大于第一距离；
第一栅极下面的第一沟道区；以及
第二栅极下面的第二沟道区；
其中：
第一硅化物区对第一沟道区增加第一张应力增量，并且第二硅化物区对第二沟道区增加第二张应力增量，其中第二张应力增量小于第一张应力增量。
2.如权利要求1所述的集成电路，还包括：基片上方的在第一栅极和第一硅化物区之间的第一隔离体绝缘区；以及基片上方的在第二栅极和第二硅化物区之间的第二隔离体绝缘区；
其中：
第一隔离体绝缘区对第一沟道区增加第一压应力增量，并且第二隔离体绝缘区对第二沟道区增加第二压应力增量，其中第二压应力增量大于第一压应力增量。
3.如权利要求1所述的集成电路，还包括：在基片中毗连第一沟道区的第一对延伸区；以及在基片中毗连第二沟道区的第二对延伸区。
4.如权利要求1所述的集成电路，还包括：基片上方的在第一栅极和第一硅化物区之间的第一隔离体绝缘区，第一隔离体绝缘区具有不超过一个的在其基部宽度为200埃或更大的侧壁隔离体；以及基片上方的在第二栅极和第二硅化物区之间的第二隔离体绝缘区，第二隔离体绝缘区包括两个在其基部宽度为200埃或更大的侧壁隔离体。
5.如权利要求1所述的集成电路，还包括：基片上方的在第一栅极和第一硅化物区之间的第一隔离体绝缘区，第一隔离体绝缘区包括第一数量的隔离体；以及基片上方的在第二栅极和第二硅化物区之间的第二隔离体绝缘区，第二隔离体绝缘区包括第二数量的隔离体，其中第二数量比第一数量至少大1。
6.如权利要求1所述的集成电路，其中，所述基片的特征在于具有绝缘体上硅结构。
7.一种集成电路，包括：
基片；
基片上的N沟道晶体管的第一栅极；
基片上的P沟道晶体管的第二栅极；
基片中的用于N沟道晶体管的第一硅化物区，其中第一硅化物区离第一栅极为第一距离；
基片中的用于P沟道晶体管的第二硅化物区，其中第二硅化物区离第二栅极为第二距离，其中第二距离大于第一距离；
第一栅极下面的第一沟道区；
第二栅极下面的第二沟道区；
基片上方的在第一栅极和第一硅化物区之间的第一隔离体绝缘区；以及基片上方的在第二栅极和第二硅化物区之间的第二隔离体绝缘区；
其中：
第一隔离体绝缘区对第一沟道区增加第一压应力增量，并且第二隔离体绝缘区对第二沟道区增加第二压应力增量，其中作为第二距离大于第一距离的结果，第二压应力增量大于第一压应力增量。
8.如权利要求7所述的集成电路，其中：第一硅化物区对第一沟道区增加第一张应力增量；并且第二硅化物区对第二沟道区增加第二张应力增量，其中第二张应力增量小于第一张应力增量。
9.如权利要求7所述的集成电路，还包括：在基片中毗连第一沟道区的第一对延伸区；以及在基片中毗连第二沟道区的第二对延伸区。
10.如权利要求7所述的集成电路，其中：第一隔离体绝缘区包括不超过1个的侧壁隔离体，该侧壁隔离体在其基部的宽度为200埃或更大，以及第二隔离体绝缘区包括两个在其基部的宽度为200埃或更大的侧壁隔离体。
11.如权利要求7所述的集成电路，其中：第一隔离体绝缘区包括第一数量的隔离体，以及其中第二隔离体绝缘区包括第二数量的隔离体，其中第二数量比第一数量至少大1。
12.一种集成电路的制造方法，包括以下步骤：提供基片；
在该基片上形成用于N沟道晶体管的第一栅极以及用于P沟道晶体管的第二栅极；
在第一栅极旁边形成用于N沟道晶体管的第一侧壁隔离体，并在第二栅极旁边形成用于P沟道晶体管的第二侧壁隔离体；
在第一侧壁隔离体旁边形成用于N沟道晶体管的第三侧壁隔离体，并在第二侧壁隔离体旁边形成用于P沟道晶体管的第四侧壁隔离体；
在第一栅极上提供第一掩模；
在该第一掩模在第一栅极上的时候向基片中注入第一导电类型的掺杂剂；
在注入第一导电类型的掺杂剂之后去除第一掩模；
在第二栅极上提供第二掩模；
在第二掩模在第二栅极上的时候向基片中注入第二导电类型的掺杂剂；
在第二掩模在第二栅极上的时候去除第三侧壁隔离体；
在基片中形成用于N沟道晶体管的第一硅化物区，其中该第一硅化物区将第一张应力增量添加到该N沟道晶体管的第一沟道区；以及在基片中形成用于P沟道晶体管的第二硅化物区，其中该第二硅化物区将第二张应力增量添加到该P沟道晶体管的第二沟道区，并且其中该第二张应力增量小于该第一张应力增量。
13.如权利要求12所述的集成电路的制造方法，还包括以下步骤：在形成第一侧壁隔离体和第二侧壁隔离体之前形成第一栅极上的第一衬层和第二栅极上的第二衬层；以及在形成第三侧壁隔离体和第四侧壁隔离体之前形成第一侧壁隔离体上的第三衬层和第二侧壁隔离体上的第四衬层。
14.如权利要求13所述的集成电路的制造方法，其中：第三衬层为第一材料；以及
第三侧壁隔离体是能够相对于第一材料被选择性蚀刻的第二材料。
15.如权利要求14所述的集成电路的制造方法，其中，第一材料包括氧化物，第二材料包括氮化物。
16.如权利要求12所述的集成电路的制造方法，其中：第一硅化物区距第一栅极第一距离；以及第二硅化物区距第二栅极第二距离，其中第二距离大于第一距离。
17.如权利要求12所述的集成电路的制造方法，其中，在提供第二掩模之前提供第一掩模。
18.如权利要求12所述的集成电路的制造方法，其中，在提供第二掩模之后提供第一掩模。
19.如权利要求12所述的集成电路的制造方法，还包括以下步骤：在基片的第一区和第二区中注入第二导电类型的掺杂剂，用于分别形成用于N沟道晶体管的第一延伸区和第二延伸区；以及在基片的第三区和第四区中注入第一导电类型的掺杂剂，用于分别形成用于P沟道晶体管的第三延伸区和第四延伸区。
20.如权利要求19所述的集成电路的制造方法，其中：基片中第二导电类型的掺杂剂的注入用于在基片中形成分别与第一延伸和第二延伸接触的第一掺杂区和第二掺杂区；并且第一导电类型的掺杂剂的注入用于在基片中形成分别与第三延伸和第四延伸接触的第三掺杂区和第四掺杂区。
21.如权利要求12所述的集成电路的制造方法，还包括以下步骤：在去除第三侧壁隔离体之后，在第二掩模在第二栅极上的时候向基片中注入第二导电类型的掺杂剂。
22.如权利要求12所述的集成电路的制造方法，其中，第一栅极包括多晶硅。
23.如权利要求12所述的集成电路的制造方法，其中，第一栅极包括金属。
24.如权利要求12所述的集成电路的制造方法，其中，基片的特征在于具有绝缘体上硅结构。
25.如权利要求12所述的集成电路的制造方法，其中：形成第一侧壁隔离体和第二侧壁隔离体的步骤还包括在基片上淀积第一层隔离体材料，并用干法蚀刻来蚀刻该第一层隔离体材料；以及形成第三侧壁隔离体和第四侧壁隔离体的步骤还包括在基片上淀积第二层隔离体材料，并用干法蚀刻来蚀刻该第二层隔离体材料。
26.如权利要求25所述的集成电路的制造方法，其中，第一层隔离体材料和第二层隔离体材料包括氮化物。
27.如权利要求12所述的集成电路的制造方法，还包括以下步骤：在基片中形成用于N沟道晶体管的第一硅化物区，其中第一硅化物区与第一侧壁隔离体对齐；以及在基片中形成用于P沟道晶体管的第二硅化物区，其中第二硅化物区与第四侧壁隔离体对齐。
说明书 :
技术领域
本发明总体上涉及集成电路。
背景技术
晶体管沟道的晶格应力对P沟道晶体管的性能可能产生的影响不同于对N沟道晶体管的影响。一般，沟道晶格上的压应力增加(或者张应力减小)会改善P沟道晶体管的性能(例如改善驱动电流)，但是会降低N沟道晶体管的性能。
需要一种对N沟道晶体管和P沟道晶体管都改善性能的集成电路。
发明内容
根据本发明的又一实施例，提供了一种集成电路，包括：基片；基片上的N沟道晶体管的第一栅极；基片上的P沟道晶体管的第二栅极；基片中的用于N沟道晶体管的第一硅化物区，其中第一硅化物区离第一栅极为第一距离；基片中的用于P沟道晶体管的第二硅化物区，其中第二硅化物区离第二栅极为第二距离，其中第二距离大于第一距离；第一栅极下面的第一沟道区；第二栅极下面的第二沟道区；基片上方的在第一栅极和第一硅化物区之间的第一隔离体绝缘区；以及基片上方的在第二栅极和第二硅化物区之间的第二隔离体绝缘区；其中：第一隔离体绝缘区对第一沟道区增加第一压应力增量，并且第二隔离体绝缘区对第二沟道区增加第二压应力增量，其中作为第二距离大于第一距离的结果，第二压应力增量大于第一压应力增量。
根据本发明的还一个实施例，提供了一种方法，包括：提供基片；在该基片上形成用于N沟道晶体管的第一栅极以及用于P沟道晶体管的第二栅极；在第一栅极旁边形成用于N沟道晶体管的第一侧壁隔离体，并在第二栅极旁边形成用于P沟道晶体管的第二侧壁隔离体；在第一侧壁隔离体旁边形成用于N沟道晶体管的第三侧壁隔离体，并在第二侧壁隔离体旁边形成用于P沟道晶体管的第四侧壁隔离体；在第一栅极上提供第一掩模；在该第一掩模在第一栅极上的时候向基片中注入第一导电类型的掺杂剂；在注入第一导电类型的掺杂剂之后去除第一掩模；在第二栅极上提供第二掩模；在第二掩模在第二栅极上的时候向基片中注入第二导电类型的掺杂剂；在第二掩模在第二栅极上的时候去除第三侧壁隔离体；在基片中形成用于N沟道晶体管的第一硅化物区，其中该第一硅化物区将第一张应力增量添加到该N沟道晶体管的第一沟道区；以及在基片中形成用于P沟道晶体管的第二硅化物区，其中该第二硅化物区将第二张应力增量添加到该P沟道晶体管的第二沟道区，并且其中该第二张应力增量小于该第一张应力增量。
附图说明
图1是根据本发明的集成电路的一个制造阶段中的晶片的一个实施方式的局部剖面图；
图2是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图3是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图4是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图5是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图6是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图7是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图8是根据本发明的集成电路的另一个制造阶段中的晶片的一个实施方式的局部剖面图；
图9是晶体管的一个实施方式的剖面图，其中图示了晶体管的结构的应力效应。
在不同的附图中，相同的附图标记表示相同的项目，除非有说明。图中所示的结构不一定是按比例绘制的。
具体实施方式
图1-8图示了在制造P沟道晶体管的总体隔离体绝缘区宽度比N沟道晶体管宽的集成电路时，各个阶段的晶片的一种实施方式的部分剖面图。在某些实施方式中，这种较大的宽度可以为P沟道晶体管提供比N沟道晶体管更大的沟道压应力或者更小的沟道张应力。
图1是具有N沟道区113和P沟道区115的晶片101的局部剖面图。在图示的实施方式中，晶片101包括位于绝缘层107(例如SiO2)上的硅层109。绝缘层107位于硅基片105上。隔离沟槽111形成于层109中，以隔离层109中的N沟道区113和P沟道区115。P沟道区115中的层109掺有N导电型掺杂剂(N型掺杂剂)(例如砷、磷)，N沟道区中的层109掺有P导电型掺杂剂(P型掺杂剂)(例如硼、BF2)。
晶片101包括位于N沟道区113中的硅层109上的栅极电介质121和位于P沟道区115中的硅层109上的栅极电介质123。在一种实施方式中，电介质121和123具有相同的厚度，在形成沟槽111之后从层109上热生长出来。但是，在其他实施方式中，电介质121和123可以具有不同的厚度。同样，在其他实施方式中，电介质121和123还可以由不同的工艺形成。
在N沟道区113中的电介质121上形成栅极117，在P沟道区115中的电介质123上形成栅极119。在一种实施方式中，栅极117和119是通过下述方法形成的：在晶片101上淀积多晶硅层(未图示)，在N沟道区113中对该层掺杂，然后对该层图案化。晶片101可以包括在图中未图示的其他P沟道区和N沟道区中的其他栅极。在其他实施方式中，栅极可以由其他材料组成，例如金属。
在形成栅极117和119之后，在栅极117上形成薄侧壁隔离体125，在栅极119上形成薄侧壁隔离体127。在一种实施方式中，通过下述方法形成隔离体125和127：用化学气相沉积法(CVD)淀积二氧化硅层，随后进行图案化。在某些实施方式中，隔离体125和127的厚度为60-150埃。在其他实施方式中，隔离体125和127可以用其他方法形成，具有其他的厚度，并/或由其他材料组成。
在形成隔离体125和127之后，将掺杂剂注入到后面要用于形成源/漏极前延(延伸区)的层109中。在一种实施方式中，在将P沟道区115掩蔽的同时将N型掺杂剂(例如砷、磷)注入到区129和131中。在某些实施方式中，也在N沟道区113的层109中进行P型掺杂剂(例如硼、BF2)的晕圈离子注入(halo implants)。在一种实施方式中，延伸区离子注入是垂直离子注入。但是在其他实施方式中，可以是倾斜离子注入。在某些实施方式中，延伸区离子注入可以包括垂直离子注入，之后接着相对于源极侧倾斜地进行倾斜离子注入。
在N沟道区113被掩蔽的同时例如用离子注入法用P型掺杂剂(例如硼、BF2)对区域133和135掺杂。在某些实施方式中，可以进行N型掺杂剂(例如砷、磷)的晕圈离子注入。延伸区离子注入可以是垂直和/或倾斜离子注入。
图2是在栅极117旁形成了侧壁隔离体213、在栅极119旁形成了侧壁隔离体217之后的晶片101的局部侧剖视图。在图示的实施方式中，在形成隔离体213和217之前，在晶片101上淀积电介质211(例如CVD淀积的氧化硅)，作为衬层。在一种实施方式中，电介质211的厚度范围为60-200埃(例如80埃)。电介质211形成在隔离体125和127上，隔离体125和127在图2(或者以后各图)中未图示。
在电介质211上(例如通过CVD型工艺)淀积一层隔离体材料(例如氮化物、氧化物、氮氧化硅)。在一种实施方式中，该隔离体材料层的厚度可以是从300埃到700埃，但在其他实施方式中可以是其他厚度。然后对晶片101进行干法蚀刻，从隔离体材料层中剩下隔离体213和217。在干法蚀刻期间，电介质211的暴露部分的厚度也被减小。在其他实施方式中，可以用其他工艺并/或用其他材料形成隔离体213和217。例如，隔离体213和217可以用可以相对于所述衬层被选择性蚀刻的其他材料制成。在某些实施方式中，隔离体213和217在其基部的宽度为200-500埃，但是在其他实施方式中也可以是其他宽度。
图3是在隔离体213附近形成了侧壁隔离体321、在隔离体217附近形成了侧壁隔离体327之后的晶片103的局部侧面剖视图。在图示的实施方式中，在晶片101上淀积电介质319(例如CVD淀积的氧化硅)作为衬层。在一种实施方式中，电介质319的厚度为60-200埃。在电介质319上淀积一层隔离体材料(例如氮化物、氧化物、氮氧化硅)。然后对晶片进行干法蚀刻，形成从隔离体材料层剩下的隔离体321和327。在干法蚀刻期间，电介质319的暴露部分的厚度也减小。在其他实施方式中，可以用其他方法并/或用其他材料形成隔离体321和327。在某些实施方式中，隔离体321和327在其基部的宽度为200-500埃，但是在其他实施方式中可以是其他宽度。
现在看图4。在N沟道区113上形成掩模403以掩蔽区域113。在一种实施方式中，掩模403由图案化的光致抗蚀剂形成。
然后用离子405对层109的区域407和409离子注入P型掺杂剂(例如硼、BF2)。在一种实施方式中，离子是硼离子，以5-10KeV的能量注入。注入区域409和407的掺杂剂被用于形成在P沟道区115中形成的P沟道晶体管(图8中的晶体管823)的深源/漏区。离子405可以垂直注入和/或以一定角度注入。
见图5，除去掩模403，在P沟道区115上形成掩模503。用离子507对层109的区域511和509注入N型掺杂剂(例如砷、磷)。在一种实施方式中，离子507是磷离子，以10-20KeV的能量注入。注入区域509和511的掺杂剂被用于形成在N沟道区115中形成的N沟道晶体管(图8中的晶体管821)的深源/漏区。离子507可以垂直注入和/或以一定角度注入。
见图6，在除去隔离体321(例如用干法选择性蚀刻)之后，用离子607对层109的区域609和611再一次注入N型掺杂剂(例如砷、磷)。注入区域609和611中的掺杂剂用来改善在区域113中形成的N沟道晶体管(图8中的821)的源/漏区(例如图8中的703和705)的串联电阻。在一种实施方式中，离子607是砷离子，以20-50KeV的能量注入。离子607可以垂直注入和/或以一定角度注入。
在其他实施方式中，在去除隔离体321后注入离子507，省略离子607的注入。在其他实施方式中，可以省略离子607的注入。
见图7，在去除掩模503之后，激活层109中的掺杂剂，以形成区域113和115的晶体管的源/漏区。激活区域509、区域609和区域129中的掺杂剂，以形成源/漏区703。激活区域511、区域611和区域131中的掺杂剂，以形成源/漏区705。激活区域409和区域133中的掺杂剂，以形成源/漏区707。激活区域407和区域135中的掺杂剂，以形成源/漏区709。在一种实施方式中，通过在1000-1100摄氏度的温度下对晶片101进行快速热退火来激活掺杂剂。
在随后的工艺中，对晶片101进行湿法蚀刻，以去除电介质211和电介质319的暴露的剩余部分。
见图8，在源/漏区703中形成硅化物区803，在源/漏区705中形成硅化物区805，在栅极117的顶部中形成硅化物区815。在源/漏区707中形成硅化物区807，在源/漏区709中形成硅化物区809，在栅极119的顶部中形成硅化物区817。在一种实施方式中，通过在晶片101上淀积金属层(例如钴、镍)并使金属层与暴露的硅反应来形成这些硅化物区。
晶片101可以包括与针对晶体管823所图示和描述的情形具有类似的隔离体绝缘区宽度和源/漏硅化物区到栅极距离的其他P沟道晶体管。晶片101可以包括与针对晶体管821所图示和描述的情形具有类似的隔离体绝缘区宽度和源/漏硅化物区到栅极距离的其他N沟道晶体管。
在随后的工艺中，在晶片101上形成其他结构(未图示)，例如包括电介质、互连和外部端子。然后将晶片分割为多个集成电路。
如图8所示，由于去除了隔离体321(见图6)，栅极117和硅化物区803之间的距离小于硅化物区807和栅极119之间的距离。相应地，N型晶体管821的隔离体绝缘区(例如图示的实施方式中的侧壁隔离体213和电介质211)的厚度小于P沟道晶体管823的隔离体绝缘区(例如图示的实施方式中的隔离体327、电介质319、隔离体217以及电介质211)的厚度。
在某些实施方式中，P沟道晶体管823的隔离体绝缘区的宽度的增加(以及源/漏硅化物区和栅极之间距离的增加)用于：相对于N沟道晶体管821的沟道区上的应力，相对升高P沟道晶体管的沟道区上的压应力(或者相对降低张应力)。这种应力的差别可以允许改善对N沟道晶体管和P沟道晶体管具有相同隔离体绝缘区宽度的集成电路上的N沟道晶体管和P沟道晶体管中的一种晶体管或者两种晶体管的性能。
在某些实施方式中，N沟道晶体管和P沟道晶体管之间的隔离体绝缘区宽度的差别可以为50埃到1000埃。但是，在其他实施方式中，所述差别可以是其他厚度。
图9是晶体管的侧面剖视图，其图示了晶体管结构上的应力及其对晶体管沟道区的影响。晶体管901包括靠近栅极903的隔离体绝缘区907。区域907包括至少一个隔离体，并还可以包括一个或者多个衬层。在栅极903中形成硅化物区904，硅化物区911和913邻接区域907位于基片902中。
在一种实施方式中，隔离体绝缘区907包括至少一个隔离体，由于工艺导致的应力，该隔离体是受拉张的。例如，用低压CVD工艺淀积的氮化硅膜可以具有750MPa的固有张应力。该张应力提供了将隔离体向内拉的力(见箭头915和916)。该向内的力提供了栅极903上的张应力(见箭头917和918)。栅极903上的该张应力提供了沟道912上的相对压应力(见箭头921和922)。通过使隔离体绝缘区907的宽度更宽，对该区提供了更多的质量，这增加了栅极903上的张应力(如箭头917和918所示)，从而提高了沟道区912上的相对压应力(如箭头921和922所示)。
另外，由于硅化物和基片902的硅之间的热膨胀失配，硅化物区911和913可以是受拉张的。该张应力(如箭头927和928所示)提供了沟道区912上的张应力(如箭头930和931所示)。通过增大源/漏硅化物区和沟道区之间的间隔，减小了沟道区上由于源/漏硅化物区的应力而导致的相对张应力。
因此，通过使晶体管具有更大的隔离体绝缘区宽度和更大的源/漏硅化物区到沟道区的距离，可以提供具有相对更加受压的沟道区的晶体管，这可以改善P沟道晶体管的性能。相反地，通过使晶体管具有更小的隔离体绝缘区宽度和更小的源/漏硅化物区到沟道区的距离，可以提供具有相对更受拉张的沟道区的晶体管，这可以改善N沟道晶体管的性能。
区分P沟道和N沟道晶体管的相对沟道应力的能力对于在晶体管性能可能对沟道应力敏感的结构(例如具有绝缘体上硅结构的晶片)中建构的电路来说可能是有利的。
尽管上面描述的特征是针对具有绝缘体(例如107)上硅(例如109)结构的晶片的，但是，这样的特征也可以用其他类型的晶片(例如体硅)或者具有其它类型的绝缘体上硅结构的晶片实现。
另外，可以用其他工艺制造隔离体绝缘宽度不同、源/漏硅化物区到栅极间的距离不同的晶体管。例如，在某些实施方式中，可以在(例如用掩模403)掩蔽N沟道区113之前，(例如用掩模503)掩蔽P沟道区115，其中在注入离子405之前去除隔离体321。同样，在某些工艺中，隔离体绝缘区可以不包括衬层。
在其他实施方式中，可以通过对N沟道晶体管和P沟道晶体管制造不同宽度的隔离体来实现隔离体绝缘区宽度的不同和源/漏硅化物区和栅极之间的不同。
在某些实施方式中，衬层的厚度可能影响沟道应力。在某些实施方式中，衬层越薄，沟道区越受拉张。例如，减小电介质211的厚度(见图2)可以提高沟道中的张应力。
在本发明的一种实施方式中，一种集成电路包括基片，基片上的N沟道晶体管的第一栅极，基片上的P沟道晶体管的第二栅极，靠近第一栅极、在其基部具有第一宽度的第一隔离体绝缘区，以及靠近第二栅极、在其基部具有第二宽度的第二隔离体绝缘区。第二宽度大于第一宽度。
在本发明的另一种实施方式中，集成电路包括基片、基片上的N沟道晶体管的第一栅极和基片上的P沟道晶体管的第二栅极。该集成电路还包括基片中的用于N沟道晶体管的第一硅化物区。第一硅化物区离第一栅极为第一距离。该集成电路还包括基片中的用于P沟道晶体管的第二硅化物区。第二硅化物区离第二栅极为第二距离。第二距离大于第一距离。
在本发明的另一种实施方式中，一种方法包括：提供基片，并在该基片上形成用于N沟道晶体管的第一栅极以及用于P沟道晶体管的第二栅极。该方法还包括：在第一栅极旁边形成用于N沟道晶体管的第一侧壁隔离体，并在第二栅极旁边形成用于P沟道晶体管的第二侧壁隔离体，在第一侧壁隔离体旁边形成用于N沟道晶体管的第三侧壁隔离体，并在第二侧壁隔离体旁边形成用于P沟道晶体管的第四侧壁隔离体。该方法还包括：在第一栅极上提供第一掩模，并在该第一掩模在第一栅极上的时候向基片中离子注入第一导电类型的掺杂剂，在离子注入第一导电类型的掺杂剂之后去除第一掩模，并在第二栅极上提供第二掩模。该方法还包括：在第二掩模在第二栅极上的时候向基片中离子注入第二导电类型的掺杂剂，并在第二掩模在第二栅极上的时候去除第三侧壁隔离体。
尽管上面图示和描述了本发明的具体实施方式，但是本领域普通技术人员会认识到基于这里的教导，可以进行进一步的变化和修改而不会脱离本发明及其更宽的各个方面，因此，所附的权利要求应当将所有这样的在本发明的实质精神和范围内的变换和修改包括在其范围内。