适于老化测试的系统和方法转让专利
申请号 : CN200580009762.7
文献号 : CN1938598B
文献日 : 2010-06-09
发明人 : 埃里克·千里·盛 , 戴维·H·霍夫曼 , 约翰·劳伦斯·尼文
申请人 : 知识风险基金有限责任公司
摘要 :
描述了用于减少老化测试期间的温度耗散的系统和方法。使多个待测试器件均经受体偏置电压。该体偏置电压减少或基本上最小化与该待测试器件关联的泄漏电流。因此，减少老化期间的散热。
权利要求 :
1.一种用于老化测试的装置，包括：
多个待测试器件，每个待测试器件经受体偏置电压；
第一电压源，用于向所述待测试器件提供所述体偏置电压，其中所述体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且选择的所述体偏置电压对应于与所述待测试器件相关的泄漏电流值中的最小值；
线路板，用于耦合所述待测试器件和所述电压源；
测试控制器，经由所述线路板耦合到所述待测试器件；以及第二电压源，用于向所述待测试器件提供操作电压。
2.根据权利要求1所述的装置，其中选择所述体偏置电压，使得也在所述待测试器件处获得所需的结温。
3.根据权利要求1所述的装置，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
4.根据权利要求3所述的装置，其中所述体偏置电压在零到五伏的范围内。
5.根据权利要求1所述的装置，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
6.根据权利要求5所述的装置，其中所述体偏置电压在零到负十伏的范围内。
7.一种用于对多个待测试器件进行老化测试的方法，所述方法包括：给所述待测试器件施加操作电压；以及
给所述待测试器件施加体偏置电压，其中所述体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且选择的所述体偏置电压对应于与所述待测试器件相关的泄漏电流值中的最小值。
8.根据权利要求7所述的方法，其中选择所述体偏置电压，使得也在所述待测试器件处获得所需的结温。
9.根据权利要求7所述的方法，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
10.根据权利要求9所述的方法，其中所述体偏置电压在零到五伏的范围内。
11.根据权利要求7所述的方法，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
12.根据权利要求11所述的方法，其中所述体偏置电压在零到负十伏的范围内。
13.一种用于对多个待测试器件进行老化测试的方法，所述方法包括：存取所存储的包括由体偏置电压所表征的泄漏电流的信息；
从所存储的信息中选择对应于与所述待测试器件相关的最小泄漏电流的体偏置电压；以及除给所述待测试器件施加操作电压之外，给所述待测试器件施加所述体偏置电压。
14.根据权利要求13所述的方法，其中所述操作电压结合所述体偏置电压，使得在所述待测试器件处获得所需的结温。
15.根据权利要求13所述的方法，其中所述待测试器件包括p沟道金属氧化物半导体(PMOS)器件。
16.根据权利要求15所述的方法，其中所述体偏置电压在零到五伏的范围内。
17.根据权利要求13所述的方法，其中所述待测试器件包括n沟道金属氧化物半导体(NMOS)器件。
18.根据权利要求17所述的方法，其中所述体偏置电压在零到负十伏的范围内。
说明书 :
技术领域
本文的实施例涉及半导体器件的老化。本文部分地公开了用于减少老化期间的散热的系统和方法。
背景技术
半导体器件(例如微处理器)常常散出大量的热，尤其当在升高的温度和电压下进行操作以在老化操作期间筛选缺陷时更为如此。这种散热在老化操作期间是有害的，按惯例需要具有很高冷却和热沉能力的复杂而昂贵的测试室。
发明内容
所以，用于减少老化期间的散热的系统和/或方法将很有价值。
因此，公开了用于减少老化测试期间的散热的系统和方法。在一种实施例中，使待测试器件均经受体偏置电压。该体偏置电压减少与待测试器件关联的泄漏电流。因此，减少老化期间的散热。
描述了用于减少老化测试期间的温度耗散的系统和方法。多个待测试器件均经受体偏置电压。该体偏置电压减少或基本上最小化与该待测试器件关联的泄漏电流。因此，减少老化期间的散热。
根据本发明的一个方面，提供一种用于老化测试的装置，包括：多个待测试器件，每个待测试器件经受体偏置电压；第一电压源，用于向待测试器件提供体偏置电压，其中体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且其中选择的体偏置电压对应于与待测试器件相关的泄漏电流值中的最小值；线路板，用于耦合待测试器件和电压源；测试控制器，经由线路板耦合到待测试器件；以及第二电压源，用于向待测试器件提供操作电压。
优选地，其中选择体偏置电压使得也在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
根据本发明的另一方面，提供一种用于对多个待测试器件进行老化测试的方法，包括：给待测试器件施加操作电压；以及给待测试器件施加体偏置电压，其中体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且其中选择的体偏置电压对应于与待测试器件相关的泄漏电流值中的最小值。
优选地，其中选择体偏置电压使得也在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
根据本发明的又一方面，提供一种用于对多个待测试器件进行老化测试的方法，包括：存取所存储的包括由体偏置电压所表征的泄漏电流的信息；从所存储的信息中选择对应于与待测试器件相关的最小泄漏电流的体偏置电压；以及除给待测试器件施加操作电压之外，给待测试器件施加体偏置电压。
优选地，其中操作电压结合体偏置电压，使得在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
因此，公开了用于减少老化测试期间的散热的系统和方法。在一种实施例中，使待测试器件均经受体偏置电压。该体偏置电压减少与待测试器件关联的泄漏电流。因此，减少老化期间的散热。
描述了用于减少老化测试期间的温度耗散的系统和方法。多个待测试器件均经受体偏置电压。该体偏置电压减少或基本上最小化与该待测试器件关联的泄漏电流。因此，减少老化期间的散热。
根据本发明的一个方面，提供一种用于老化测试的装置，包括：多个待测试器件，每个待测试器件经受体偏置电压；第一电压源，用于向待测试器件提供体偏置电压，其中体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且其中选择的体偏置电压对应于与待测试器件相关的泄漏电流值中的最小值；线路板，用于耦合待测试器件和电压源；测试控制器，经由线路板耦合到待测试器件；以及第二电压源，用于向待测试器件提供操作电压。
优选地，其中选择体偏置电压使得也在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
根据本发明的另一方面，提供一种用于对多个待测试器件进行老化测试的方法，包括：给待测试器件施加操作电压；以及给待测试器件施加体偏置电压，其中体偏置电压选自于包括由体偏置电压值所表征的泄漏电流值的信息，并且其中选择的体偏置电压对应于与待测试器件相关的泄漏电流值中的最小值。
优选地，其中选择体偏置电压使得也在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
根据本发明的又一方面，提供一种用于对多个待测试器件进行老化测试的方法，包括：存取所存储的包括由体偏置电压所表征的泄漏电流的信息；从所存储的信息中选择对应于与待测试器件相关的最小泄漏电流的体偏置电压；以及除给待测试器件施加操作电压之外，给待测试器件施加体偏置电压。
优选地，其中操作电压结合体偏置电压，使得在待测试器件处获得所需的结温。
优选地，其中待测试器件包括p沟道金属氧化物半导体(PMOS)器件，体偏置电压在零到五伏的范围内。
优选地，其中待测试器件包括n沟道金属氧化物半导体(NMOS)器件，体偏置电压在零到负十伏的范围内。
附图说明
附图并入本说明书并形成本说明书的一部分，其图示本发明的实施例，并且与描述一起用于说明本发明的原理。
图1示出了根据本发明的实施例的在N阱中形成的p沟道场效应晶体管(pFET)的顶视图。
图2示出了根据本发明的一种实施例的被配置用于老化测试的集成电路器件的示例性配置。
图3示出了根据本发明的一种实施例的用于老化测试的方法的流程图。
图4示出了根据本发明的一种实施例的用于选择用于老化测试的体偏置电压的方法的流程图。
图1示出了根据本发明的实施例的在N阱中形成的p沟道场效应晶体管(pFET)的顶视图。
图2示出了根据本发明的一种实施例的被配置用于老化测试的集成电路器件的示例性配置。
图3示出了根据本发明的一种实施例的用于老化测试的方法的流程图。
图4示出了根据本发明的一种实施例的用于选择用于老化测试的体偏置电压的方法的流程图。
具体实施方式
现在将对本发明的各种实施例作出详细描述，其实施例在附图中加以示出。尽管本发明将结合这些实施方式加以描述，但应理解这并非意在使本发明限于这些实施例。相反，本发明意在覆盖可包括在如由所附权利要求书所限定的本发明的精神和范围之内的那些可选方案、修改和等同方案。此外，在下文对本发明的详细描述中，陈述了众多特定细节以便提供对本发明的全面理解。但是，本领域普通技术人员将理解，在没有这些特定细节的情况下可以实施本发明。在其它的情况中，对公知的方法、进程、组件和电路没有进行详细描述，以便本发明的各方面不会被不必要地模糊。
下文详细描述中的某些部分是用进程、逻辑块、处理和在计算机存储器内基于数据比特的操作的其他符号表示来介绍的。这些描述以及表示是数据处理领域技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般将进程、逻辑块、过程等考虑为导向理想结果的一系列自相容的步骤或指令。该步骤是那些需要对物理量进行物理操作的步骤。尽管不是必须的，但通常这些量采取能够在计算机系统中进行存储、传递、组合、比较和其它操作的电或磁信号的形式。主要出于通用的原因，将这些信号称为比特、字节、值、要素、符号、字符、项、数量等已经多次被证明是便利的。
然而，应该牢记的是，所有这些以及类似术语与适当的物理量关联并且仅仅是应用于这些量的方便标签。除非特别声明，否则如从下文讨论中很明显应当理解，贯穿本发明，使用诸如“施加”、“选择”、“存取”等术语的讨论指的是计算机系统或类似智能电子计算设备的动作和过程(例如图3和图4中的流程图300和400)，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操作并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。
下文对本发明实施例的描述说明了将体偏置电压耦合到当利用p型衬底和N阱工艺时经由n型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的p沟道场效应晶体管(pFET)或p型金属氧化物半导体场效应晶体管(p型MOSFET)。但根据本发明的实施例可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由p型掺杂的传导子表面区域而在表面P阱中形成的n沟道场效应晶体管(nFET)或n型MOSFET。因此，根据本发明的实施例也完全适合于以p型或n型材料形成的半导体。
图1示出了根据本发明的一种实施例的当利用p型衬底和N阱工艺时而在N阱10中形成的pFET 50(或p型MOSFET)的顶视图。该N阱10具有n型掺杂。利用n型掺杂剂掺杂的半导体器件区域具有一种导电类型，而利用p型掺杂剂掺杂的区域具有另一种导电类型。典型地，在半导体器件的不同区域中利用各种不同的掺杂剂浓度。
在本实施例中，pFET 50具有施加到其块或体端子B的体偏置电压Vnw。如图1所示，pFET 50具有栅极G、漏极D(p型掺杂)、源极S(p型掺杂)和块/体端子B。特别地，块/体端子B耦合到N阱10。因此，施加到块/体端子B的电压被N阱10接收。在体偏置的情况下，块/体端子B接收体偏置电压Vnw。因此，体偏置电压Vnw被施加到N阱10。
将pFET 50进行体偏置以影响其性能。在不进行体偏置的情况下，源极S和块/体端子B被耦合到一起。在进行体偏置的情况下，源极S和块/体端子B不被耦合到一起。体偏置使得能够控制pFET 50的源极S与块/体端子B之间的电位差，由此提供控制pFET 50的阈值电压电平的能力。由此还可以控制诸如与pFET 50关联的泄漏电流之类的其他参数。增大阈值电压将减小泄漏电流。因此，用于增大阈值电压的体偏置可用于减小泄漏电流。
用于检测集成电路缺陷的老化操作一般在应变(stressing)温度(例如150摄氏度)、应变电压(例如1.5倍的正常操作电压)下并且以低操作频率(通常比正常操作频率低的量级)执行。在多数半导体中电流的消耗，尤其是泄漏电流的消耗随着操作电压增加而增加。在升高的温度下操作集成电路器件也增加了电流需求。通常电流关于操作电压和温度成指数增加。
在老化测试的条件下，与该集成电路关联的泄漏电流是该集成电路消耗的功率以及该集成电路所产生的热的重要因素。因此，减少泄漏电流是有利的，因为这将降低用于老化测试的功率需求，并还将减少进行测试的该集成电路的散热量。对散热量的减少降低了从测试室去除的热量，因此能够利用更简单而且更便宜的冷却系统。
图2示出了根据本发明的一种实施方式的一个示例性装置100，其包括配置用于老化操作的多个待测试器件(例如，集成电路器件)101、102、...、N。根据本发明的一种实施方式，集成电路器件101、102、...、N由图1的pFET 50进行例示。如上所述，集成电路器件101、102、...、N可以替换为nFET。
图2的集成电路101、102、...、N可以排列在印刷线路板110上，该印刷线路板110可以包括用于接纳集成电路器件101、102、...、N的插槽。因为理想的情况是在升高的温度下操作待测试集成电路器件，所以典型地将线路板110放置在能够进行测试温度(例如，150摄氏度)下的温度调节的温度室中。典型的老化测试室可以包括多个线路板。
线路板110包括例如在各种电源、测试控制器和/或测量仪器与待测试集成电路器件101、102、...、N之间传导电信号的布线走线(trace)。在本实施例中，线路板110包括操作电压源分布系统141和测试控制分布系统142。应该明白，分布系统141和142可以使用总线、点对点、单独的拓扑等进行配置。
测试控制分布系统142耦合测试控制器150和待测试集成电路器件101、102、...、N，并且将信号从测试控制器150递送到待测试集成电路器件101、102、...、N。测试单元控制器可以是也可以不是测试控制器150的一部分，其可被用于利用测试图案序列和/或测试命令来模拟待测试集成电路器件101、102、...、N，并且用于存取结果。根据本发明的实施例也完全适合于广泛的多种测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。
操作电压源分布系统141耦合操作电压源140和待测试集成电路器件101、102、...、N。操作电压源140提供电压(Vdd)和电流以操作待测试集成电路器件101、102、...、N。
正体偏置电压生成器120耦合到正偏置电压分布系统121，该正偏置电压分布系统121又耦合到待测试集成电路器件101、102、...、N。正体偏置电压生成器120将正体偏置电压提供给在待测试集成电路器件101、102、...、N中的pFET器件之下布置的n型阱。这种体偏置使得能够例如调整pFET器件的阈值电压以减小pFET器件的泄漏电流。在一个实施例中，由生成器120提供的体偏置电压在大约零到五伏的范围内。
以类似的方式，负体偏置电压生成器130耦合到负偏置电压分布系统131，该负偏置电压分布系统131又耦合到待测试集成电路器件101、102、...、N。负体偏置电压生成器130将负体偏置电压提供给在待测试集成电路器件101、102、...、N中的nFET器件之下布置的p型阱。这种体偏置使得能够例如调整nFET器件的阈值电压以减小nFET器件的泄漏电流。在一个实施例中，由生成器130提供的体偏置电压在大约零到负十伏的范围内。
应该明白，该体偏置电压分布系统121和131可以使用总线、点对点、单独的拓扑等进行配置。根据本发明的实施例，在印刷线路板110上可能存在多个体偏置生成器120、130，或体偏置生成器120、130可能位于印刷线路板110之外。
通常，体偏置电压生成器120和130是可变电压源。它们的输出电压可以设置(一个范围内)为特定值。数字地(例如通过来自测试控制器150的命令)设置该特定值是理想的，但不是必需的。体偏置电流典型地在每个集成电路小于微安的量级上。因此，体偏置电压生成器120和130可以是相对小且便宜的电压源。
图3是根据本发明的一个实施例的用于老化测试的方法的流程图300。图4是根据本发明的一个实施例的用于选择用于老化测试的体偏置电压的方法的流程图400。尽管在流程图300和400中公开了特定的步骤，但是这些步骤是示例性的。也就是说，本发明也完全适合于执行各种其他步骤或在流程图300和400中叙述的步骤的变体。应该明白，流程图300和400中的步骤可以以与示出的顺序不同的顺序来执行。
在图3的块310中，给待测试器件施加操作电压。
在块320中，给待测试器件施加体偏置电压。体偏置电压的施加减少与待测试器件相关联的泄漏电流。在一种实施例中，选择体偏置电压以在待测试器件处获得理想的结温。
在一个实施例中，待测试器件包括p沟道金属氧化物半导体(PMOS)器件，并且体偏置电压在大约零到五伏的范围内。
在另一个实施例中，待测试器件包括n沟道金属氧化物半导体(NMOS)器件，并且体偏置电压在大约零到负十伏的范围内。
在图4的块410中，测试集成电路器件以确定一组使泄漏电流基本上最小化的体偏置电压。通常，该测试将确定用于该集成电路器件的唯一n阱电压以及唯一p阱电压。应该理解，具有多种功率范围以及体偏置阱的集成电路也完全适合于利用根据本发明的各种实施例来使用。
有利的是半导体封装并不影响泄漏电流，因此泄漏电流可以在未封装器件上(例如，在晶片测试器上)得以精确测量。作为有益结果，通常不需要附加的特定测试设备或固定设备来执行在典型的半导体制造工艺内的块410。使泄漏电流最小化的体偏置电压将通常在老化工艺之外例如在晶片测试期间进行确定。可以针对整批集成电路，例如针对一个晶片或针对同时处理的多个晶片，确定一组使泄漏电流基本上最小化的体偏置电压。可选地，可以针对各个集成电路来确定使泄漏电流基本上最小化的体偏置电压。
在块420中，在一个实施例中，将关于该组体偏置电压的信息存储在计算机可用媒介中。例如，可以存储该电压的数字表示。
在块430中，在一个实施例中，存储关于该组体偏置电压的信息并且选择一个体偏置电压。根据本发明的实施例，块420的计算机可用媒介可以不同于块430的计算机可用媒介。
在块440中，将块430中所选择的体偏置电压在老化测试期间施加给集成电路。
总而言之，本发明的实施例提供用于减少老化期间的散热的系统和方法。这提供了许多优点如下。
可以减小对待测试集成电路器件进行操作的操作电压源(例如图2中的操作电压源140)的电流能力。随着更少的泄漏电流，操作电压源140不必提供操作该待测试集成电路器件101、102、...、N那样多的电流。由于典型的老化配置可以在每个线路板上包括或许上百个待测试器件，并且由于可以有多个这样的线路板，所以电流和功率需求的减少会是显著的。因此，可以将更便宜的电压源用于测试，并且在测试期间消耗更少的功率。可选地，可以利用现有设备对更多数量的集成电路进行老化，因此提高老化工艺的产量。
并且，通过控制体偏置电压使得泄漏电流最小化并因此减少待测试集成电路的散热量，所以可以利用更便宜的热室来执行老化测试。可以避免昂贵的热沉以及冷却系统。
这些优点随着半导体工艺几何尺寸减小而变得更明显。例如，在现代半导体工艺，例如具有最小特征尺寸大约为0.13微米以及更小的工艺中，静态功率消耗不再是总功率消耗中可以忽略的组分。此外，作为总功率一部分的静态功率在下一代半导体工艺中正趋于增加。由于工艺几何尺寸缩小，典型地也会降低电源电压(Vdd)，以便于避免诸如氧化物击穿之类的有害效果。因此，也应降低阈值电压，以便于保持或增加所需的最大操作频率。相应地，将栅极氧化物制作得更薄，以便栅极能够保持对沟道的控制。更薄的栅极氧化物导致增加的栅极电容。
由于半导体器件的“截止”或其泄漏电流通常与栅极电容成比例，所以将栅极氧化物制作得更薄的趋势往往增加泄漏电流。作为一个不利的结果，发展中的半导体工艺尺寸的减小还导致源于静态功率消耗的日益增加的功率消耗。此外，由操作电压源140所提供的电能大部分都通过待测试集成电路器件转换为热。因此，几何尺寸减小的器件会在老化测试期间产生并散出更多的热。控制体偏置电压使得泄漏电流最小化并减少通过待测试集成电路散出的热量，这也因此成为对于几何尺寸减小的器件的老化测试的特别优点。
根据本发明的实施例，如此描述了用于减少老化期间的散热的系统和方法。尽管以特定实施例描述了本发明，但应理解，本发明不应被解释为限于这些实施例，而应解释为根据所附的权利要求书进行限定。
相关申请的交叉引用
本申请涉及2004年3月1日提交的序列号为10/791,459、题为“System and Method for Controlling Temperature During Burn-in(用于控制老化期间的温度的系统和方法)”、发明人为E.Sheng等、代理人案卷号为TRAN-P282、转让给本发明的转让人的美国专利申请，据此将其全部内容通过引用并入本文。
本申请涉及2004年3月1日提交的序列号为10/791,099、题为“System and Method for Reducing Temperature Variation During Burn-in(用于减少老化期间的温度差异的系统和方法)”、发明人为E.Sheng等、代理人案卷号为TRAN-P283、转让给本发明的转让人的美国专利申请，据此将其全部内容通过引用并入本文。
下文详细描述中的某些部分是用进程、逻辑块、处理和在计算机存储器内基于数据比特的操作的其他符号表示来介绍的。这些描述以及表示是数据处理领域技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般将进程、逻辑块、过程等考虑为导向理想结果的一系列自相容的步骤或指令。该步骤是那些需要对物理量进行物理操作的步骤。尽管不是必须的，但通常这些量采取能够在计算机系统中进行存储、传递、组合、比较和其它操作的电或磁信号的形式。主要出于通用的原因，将这些信号称为比特、字节、值、要素、符号、字符、项、数量等已经多次被证明是便利的。
然而，应该牢记的是，所有这些以及类似术语与适当的物理量关联并且仅仅是应用于这些量的方便标签。除非特别声明，否则如从下文讨论中很明显应当理解，贯穿本发明，使用诸如“施加”、“选择”、“存取”等术语的讨论指的是计算机系统或类似智能电子计算设备的动作和过程(例如图3和图4中的流程图300和400)，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操作并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。
下文对本发明实施例的描述说明了将体偏置电压耦合到当利用p型衬底和N阱工艺时经由n型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的p沟道场效应晶体管(pFET)或p型金属氧化物半导体场效应晶体管(p型MOSFET)。但根据本发明的实施例可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由p型掺杂的传导子表面区域而在表面P阱中形成的n沟道场效应晶体管(nFET)或n型MOSFET。因此，根据本发明的实施例也完全适合于以p型或n型材料形成的半导体。
图1示出了根据本发明的一种实施例的当利用p型衬底和N阱工艺时而在N阱10中形成的pFET 50(或p型MOSFET)的顶视图。该N阱10具有n型掺杂。利用n型掺杂剂掺杂的半导体器件区域具有一种导电类型，而利用p型掺杂剂掺杂的区域具有另一种导电类型。典型地，在半导体器件的不同区域中利用各种不同的掺杂剂浓度。
在本实施例中，pFET 50具有施加到其块或体端子B的体偏置电压Vnw。如图1所示，pFET 50具有栅极G、漏极D(p型掺杂)、源极S(p型掺杂)和块/体端子B。特别地，块/体端子B耦合到N阱10。因此，施加到块/体端子B的电压被N阱10接收。在体偏置的情况下，块/体端子B接收体偏置电压Vnw。因此，体偏置电压Vnw被施加到N阱10。
将pFET 50进行体偏置以影响其性能。在不进行体偏置的情况下，源极S和块/体端子B被耦合到一起。在进行体偏置的情况下，源极S和块/体端子B不被耦合到一起。体偏置使得能够控制pFET 50的源极S与块/体端子B之间的电位差，由此提供控制pFET 50的阈值电压电平的能力。由此还可以控制诸如与pFET 50关联的泄漏电流之类的其他参数。增大阈值电压将减小泄漏电流。因此，用于增大阈值电压的体偏置可用于减小泄漏电流。
用于检测集成电路缺陷的老化操作一般在应变(stressing)温度(例如150摄氏度)、应变电压(例如1.5倍的正常操作电压)下并且以低操作频率(通常比正常操作频率低的量级)执行。在多数半导体中电流的消耗，尤其是泄漏电流的消耗随着操作电压增加而增加。在升高的温度下操作集成电路器件也增加了电流需求。通常电流关于操作电压和温度成指数增加。
在老化测试的条件下，与该集成电路关联的泄漏电流是该集成电路消耗的功率以及该集成电路所产生的热的重要因素。因此，减少泄漏电流是有利的，因为这将降低用于老化测试的功率需求，并还将减少进行测试的该集成电路的散热量。对散热量的减少降低了从测试室去除的热量，因此能够利用更简单而且更便宜的冷却系统。
图2示出了根据本发明的一种实施方式的一个示例性装置100，其包括配置用于老化操作的多个待测试器件(例如，集成电路器件)101、102、...、N。根据本发明的一种实施方式，集成电路器件101、102、...、N由图1的pFET 50进行例示。如上所述，集成电路器件101、102、...、N可以替换为nFET。
图2的集成电路101、102、...、N可以排列在印刷线路板110上，该印刷线路板110可以包括用于接纳集成电路器件101、102、...、N的插槽。因为理想的情况是在升高的温度下操作待测试集成电路器件，所以典型地将线路板110放置在能够进行测试温度(例如，150摄氏度)下的温度调节的温度室中。典型的老化测试室可以包括多个线路板。
线路板110包括例如在各种电源、测试控制器和/或测量仪器与待测试集成电路器件101、102、...、N之间传导电信号的布线走线(trace)。在本实施例中，线路板110包括操作电压源分布系统141和测试控制分布系统142。应该明白，分布系统141和142可以使用总线、点对点、单独的拓扑等进行配置。
测试控制分布系统142耦合测试控制器150和待测试集成电路器件101、102、...、N，并且将信号从测试控制器150递送到待测试集成电路器件101、102、...、N。测试单元控制器可以是也可以不是测试控制器150的一部分，其可被用于利用测试图案序列和/或测试命令来模拟待测试集成电路器件101、102、...、N，并且用于存取结果。根据本发明的实施例也完全适合于广泛的多种测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。
操作电压源分布系统141耦合操作电压源140和待测试集成电路器件101、102、...、N。操作电压源140提供电压(Vdd)和电流以操作待测试集成电路器件101、102、...、N。
正体偏置电压生成器120耦合到正偏置电压分布系统121，该正偏置电压分布系统121又耦合到待测试集成电路器件101、102、...、N。正体偏置电压生成器120将正体偏置电压提供给在待测试集成电路器件101、102、...、N中的pFET器件之下布置的n型阱。这种体偏置使得能够例如调整pFET器件的阈值电压以减小pFET器件的泄漏电流。在一个实施例中，由生成器120提供的体偏置电压在大约零到五伏的范围内。
以类似的方式，负体偏置电压生成器130耦合到负偏置电压分布系统131，该负偏置电压分布系统131又耦合到待测试集成电路器件101、102、...、N。负体偏置电压生成器130将负体偏置电压提供给在待测试集成电路器件101、102、...、N中的nFET器件之下布置的p型阱。这种体偏置使得能够例如调整nFET器件的阈值电压以减小nFET器件的泄漏电流。在一个实施例中，由生成器130提供的体偏置电压在大约零到负十伏的范围内。
应该明白，该体偏置电压分布系统121和131可以使用总线、点对点、单独的拓扑等进行配置。根据本发明的实施例，在印刷线路板110上可能存在多个体偏置生成器120、130，或体偏置生成器120、130可能位于印刷线路板110之外。
通常，体偏置电压生成器120和130是可变电压源。它们的输出电压可以设置(一个范围内)为特定值。数字地(例如通过来自测试控制器150的命令)设置该特定值是理想的，但不是必需的。体偏置电流典型地在每个集成电路小于微安的量级上。因此，体偏置电压生成器120和130可以是相对小且便宜的电压源。
图3是根据本发明的一个实施例的用于老化测试的方法的流程图300。图4是根据本发明的一个实施例的用于选择用于老化测试的体偏置电压的方法的流程图400。尽管在流程图300和400中公开了特定的步骤，但是这些步骤是示例性的。也就是说，本发明也完全适合于执行各种其他步骤或在流程图300和400中叙述的步骤的变体。应该明白，流程图300和400中的步骤可以以与示出的顺序不同的顺序来执行。
在图3的块310中，给待测试器件施加操作电压。
在块320中，给待测试器件施加体偏置电压。体偏置电压的施加减少与待测试器件相关联的泄漏电流。在一种实施例中，选择体偏置电压以在待测试器件处获得理想的结温。
在一个实施例中，待测试器件包括p沟道金属氧化物半导体(PMOS)器件，并且体偏置电压在大约零到五伏的范围内。
在另一个实施例中，待测试器件包括n沟道金属氧化物半导体(NMOS)器件，并且体偏置电压在大约零到负十伏的范围内。
在图4的块410中，测试集成电路器件以确定一组使泄漏电流基本上最小化的体偏置电压。通常，该测试将确定用于该集成电路器件的唯一n阱电压以及唯一p阱电压。应该理解，具有多种功率范围以及体偏置阱的集成电路也完全适合于利用根据本发明的各种实施例来使用。
有利的是半导体封装并不影响泄漏电流，因此泄漏电流可以在未封装器件上(例如，在晶片测试器上)得以精确测量。作为有益结果，通常不需要附加的特定测试设备或固定设备来执行在典型的半导体制造工艺内的块410。使泄漏电流最小化的体偏置电压将通常在老化工艺之外例如在晶片测试期间进行确定。可以针对整批集成电路，例如针对一个晶片或针对同时处理的多个晶片，确定一组使泄漏电流基本上最小化的体偏置电压。可选地，可以针对各个集成电路来确定使泄漏电流基本上最小化的体偏置电压。
在块420中，在一个实施例中，将关于该组体偏置电压的信息存储在计算机可用媒介中。例如，可以存储该电压的数字表示。
在块430中，在一个实施例中，存储关于该组体偏置电压的信息并且选择一个体偏置电压。根据本发明的实施例，块420的计算机可用媒介可以不同于块430的计算机可用媒介。
在块440中，将块430中所选择的体偏置电压在老化测试期间施加给集成电路。
总而言之，本发明的实施例提供用于减少老化期间的散热的系统和方法。这提供了许多优点如下。
可以减小对待测试集成电路器件进行操作的操作电压源(例如图2中的操作电压源140)的电流能力。随着更少的泄漏电流，操作电压源140不必提供操作该待测试集成电路器件101、102、...、N那样多的电流。由于典型的老化配置可以在每个线路板上包括或许上百个待测试器件，并且由于可以有多个这样的线路板，所以电流和功率需求的减少会是显著的。因此，可以将更便宜的电压源用于测试，并且在测试期间消耗更少的功率。可选地，可以利用现有设备对更多数量的集成电路进行老化，因此提高老化工艺的产量。
并且，通过控制体偏置电压使得泄漏电流最小化并因此减少待测试集成电路的散热量，所以可以利用更便宜的热室来执行老化测试。可以避免昂贵的热沉以及冷却系统。
这些优点随着半导体工艺几何尺寸减小而变得更明显。例如，在现代半导体工艺，例如具有最小特征尺寸大约为0.13微米以及更小的工艺中，静态功率消耗不再是总功率消耗中可以忽略的组分。此外，作为总功率一部分的静态功率在下一代半导体工艺中正趋于增加。由于工艺几何尺寸缩小，典型地也会降低电源电压(Vdd)，以便于避免诸如氧化物击穿之类的有害效果。因此，也应降低阈值电压，以便于保持或增加所需的最大操作频率。相应地，将栅极氧化物制作得更薄，以便栅极能够保持对沟道的控制。更薄的栅极氧化物导致增加的栅极电容。
由于半导体器件的“截止”或其泄漏电流通常与栅极电容成比例，所以将栅极氧化物制作得更薄的趋势往往增加泄漏电流。作为一个不利的结果，发展中的半导体工艺尺寸的减小还导致源于静态功率消耗的日益增加的功率消耗。此外，由操作电压源140所提供的电能大部分都通过待测试集成电路器件转换为热。因此，几何尺寸减小的器件会在老化测试期间产生并散出更多的热。控制体偏置电压使得泄漏电流最小化并减少通过待测试集成电路散出的热量，这也因此成为对于几何尺寸减小的器件的老化测试的特别优点。
根据本发明的实施例，如此描述了用于减少老化期间的散热的系统和方法。尽管以特定实施例描述了本发明，但应理解，本发明不应被解释为限于这些实施例，而应解释为根据所附的权利要求书进行限定。
相关申请的交叉引用
本申请涉及2004年3月1日提交的序列号为10/791,459、题为“System and Method for Controlling Temperature During Burn-in(用于控制老化期间的温度的系统和方法)”、发明人为E.Sheng等、代理人案卷号为TRAN-P282、转让给本发明的转让人的美国专利申请，据此将其全部内容通过引用并入本文。
本申请涉及2004年3月1日提交的序列号为10/791,099、题为“System and Method for Reducing Temperature Variation During Burn-in(用于减少老化期间的温度差异的系统和方法)”、发明人为E.Sheng等、代理人案卷号为TRAN-P283、转让给本发明的转让人的美国专利申请，据此将其全部内容通过引用并入本文。