一种多端口存储器装置，其包括：多个串行输入/输出(I/O)数据垫；多个并行I/O数据垫；多个第一端口，其用于经由这些串行I/O数据垫而执行与外部装置的串行I/O数据通信；多个存储组，其用于经由多个第一数据总线而执行与这些第一端口的并行I/O数据通信；及第二端口，其用于在测试模式期间，经由这些并行I/O数据垫执行与这些外部装置的并行I/O数据通信，及经由多个第二数据总线执行与这些第一端口的串行I/O数据通信。
多个第一端口，其用于经由这些串行输入/输出数据垫而执行与外部装置的串行输入/输出数据通信；
多个存储组，其用于经由多个第一数据总线而执行与这些第一端口的并行输入/输出数据通信；
第二端口，其用于在测试模式期间，经由这些并行输入/输出数据垫而执行与这些外部装置的并行输入/输出数据通信，及经由多个第二数据总线而执行与这些第一端口的串行输入/输出数据通信，其中在该测试模式期间，该第二端口串行化经由这些并行输入/输出数据垫并行输入的测试信号，并经由这些第二数据总线而将这些经串行化的测试信号传送至这些第一端口，以及其中该第二端口解串行化经由这些第一端口自这些存储组串行输入的测试数据信号，并经由这些并行输入/输出数据垫将这些经解串行化的测试数据信号输出至这些外部装置。
2.根据权利要求1的多端口存储器装置，其中这些测试数据信号是从与输入至这些第一端口的这些经串行化的测试信号对应的存储组的核心所输出的单元数据。
3.根据权利要求1的多端口存储器装置，其中该多个并行输入/输出数据垫包括：多个第一接收垫，其用于接收这些并行的测试信号；
多个第二接收垫，每一第二接收垫用于接收用于判定是否进入该测试模式的测试模式控制信号；及多个第一传输垫，其用于传输这些并行的经解串行化测试数据信号。
4.根据权利要求3的多端口存储器装置，其中这些第一接收垫的数目与这些第一传输垫的数目相同。
5.根据权利要求3的多端口存储器装置，其中这些第一数据总线包括：多个输入数据总线，其用于将来自这些第一端口的这些测试信号传送至这些存储组；
多个输出数据总线，其用于将来自这些存储组的这些测试数据信号传送至这些第一端口。
6.根据权利要求5的多端口存储器装置，其中这些输入数据总线的数目与这些输出数据总线的数目相同。
7.根据权利要求5的多端口存储器装置，其中这些输入数据总线的数目及这些输出数据总线的数目分别与这些第一接收垫的数目及这些第一传输垫的数目相同。
8.根据权利要求3的多端口存储器装置，其中该第二端口包括：测试模式判定单元，其用于基于这些测试模式控制信号而产生测试模式启用信号；及串行器&解串器SERDES，其用于串行化这些测试信号，以经由这些第二数据总线将这些经串行化的测试信号传送至这些第一端口，及解串行化经由这些第二数据总线自这些第一端口输入的这些测试数据信号，以将这些经解串行化的测试数据信号传送至这些第一传输垫。
9.根据权利要求8的多端口存储器装置，其中该测试模式判定单元产生端口选择信号，该端口选择信号用于基于这些测试模式控制信号而选择这些第一端口中的一个。
10.根据权利要求9的多端口存储器装置，其中这些第二数据总线包括：输入数据总线，其用于将来自该SERDES的这些经串行化的测试信号传送至这些第一端口；及输出数据总线，其用于将来自这些第一端口的这些测试数据信号传送至该SERDES。
11.根据权利要求10的多端口存储器装置，其还包含第一选择单元，该第一选择单元用于响应于该端口选择信号而选择经由该输出数据总线传送的这些测试数据信号中的一个，并将选择的测试数据信号输出至该SERDES。
12.根据权利要求11的多端口存储器装置，其中该第一选择单元包括：反相单元，其用于使该端口选择信号反相及输出经反相的端口选择信号；及多个传输门，其用于响应于该经反相的端口选择信号而将这些测试数据信号传送至该SERDES。
13.根据权利要求11的多端口存储器装置，其中该SERDES包括：输入锁存器，其用于锁存经由这些第一接收垫输入的测试信号；
驱动器，其用于将这些经串行化的测试信号驱动至这些第二数据总线；
取样器，其用于取样藉由该第一选择单元选择的这些经串行化的测试数据信号；
解串器，其用于解串行化及输出这些经取样的测试数据信号；及数据输出单元，其用于经由这些第一传输垫而将这些经解串行化的测试数据信号输出至这些外部装置。
14.根据权利要求13的多端口存储器装置，其进一步包含用于产生内部时钟的时钟产生器，该内部时钟用于使藉由该SERDES串行化及解串行化的输入信号与输出信号同步。
15.根据权利要求14的多端口存储器装置，其中该时钟产生器基于来自外部装置的参考时钟而产生该内部时钟。
16.根据权利要求14的多端口存储器装置，其中该输入锁存器、该串行器、该取样器及该解串器与该内部时钟同步。
17.根据权利要求11的多端口存储器装置，其中该多个串行输入/输出数据垫包括：多个第三接收垫，其用于在正常模式期间接收串行输入的外部信号；及多个第二传输垫，其用于在该正常模式期间传输从这些第一端口串行输出的信号。
18.根据权利要求17的多端口存储器装置，其进一步包含第二选择单元，该第二选择单元用于响应于该端口选择信号而选择经由这些第三接收垫输入的这些外部信号及从该SERDES输出的这些经串行化的测试信号中的一个，并将选择的信号输出至这些第一端口中的对应端口。
19.根据权利要求18的多端口存储器装置，其中该第二选择单元包括：反相单元，其用于使该端口选择信号反相并输出经反相的端口选择信号；
多个第一传输门，其用于响应于该经反相的端口选择信号，而将经由这些第三接收垫输入的这些外部信号传送至这些第一端口；及多个第二传输门，其用于响应于该端口选择信号，而将自该SERDES输出的这些经串行化的测试信号传送至这些第一端口。
20.根据权利要求18的多端口存储器装置，其中这些第一端口解串行化自该第二选择单元串行输入的选择的信号，以经由这些第一数据总线，将这些经解串行化的信号输出至这些存储组，并串行化经由这些第一数据总线自这些存储组并行输入的信号，以将经串行化的信号输出至这些串行输入/输出数据垫。
21.根据权利要求18的多端口存储器装置，其中每一第一端口包括：取样器，其用于取样自该第二选择单元串行输入的选择的信号；
数据输出单元，其用于经由这些第一数据总线而将这些经解串行化的信号输出至这些存储组；
输入锁存器，其用于锁存经由这些第一数据总线自这些存储组并行输入的信号；
驱动器，其用于将经串行化的信号驱动至这些串行输入/输出数据垫。
22.根据权利要求21的多端口存储器装置，其进一步包含用于产生内部时钟的时钟产生器，该内部时钟用于使藉由这些第一端口串行化及解串行化的输入信号与输出信号同步。
23.根据权利要求22的多端口存储器装置，其中该时钟产生器基于来自外部装置的参考时钟而产生该内部时钟。
24.根据权利要求22的多端口存储器装置，其中该输入锁存器、该串行器、该取样器及该解串器与该内部时钟同步。
多个第一端口，其用于经由这些串行输入/输出数据垫而执行与外部装置的串行输入/输出数据通信；
多个存储组，其用于经由多个第一数据总线而执行与这些第一端口的并行输入/输出数据通信；
第二端口，其用于在测试模式期间，经由这些串行输入/输出数据垫而执行与这些外部装置的并行输入/输出数据通信，及经由多个第二数据总线而执行与这些第一端口的串行输入/输出数据通信，其中在该测试模式期间，该第二端口串行化经由这些串行输入/输出数据垫并行输入的测试信号，且经由这些第二数据总线将这些经串行化的测试信号传送至这些第一端口，以及其中该第二端口解串行化经由这些第一端口自这些存储组串行输入的测试数据信号，并经由这些并行输入/输出数据垫将这些经解串行化的测试数据信号输出至这些外部装置。
26.根据权利要求25的多端口存储器装置，其中这些测试数据信号是自与输入至这些第一端口的这些经串行化的测试信号对应的存储组的核心所输出的单元数据。
27.根据权利要求25的多端口存储器装置，其中该多个串行输入/输出数据垫包括：多个接收垫，其用于接收自这些外部装置串行或并行输入的外部信号，并将这些外部信号传送至这些第一端口及这些第二端口中的一个；及多个传输垫，其用于将自这些第一端口串行输出或自这些第二端口并行输出的信号传输至这些外部装置。
28.根据权利要求27的多端口存储器装置，其中这些接收垫的数目与这些传输垫的数目相同。
29.根据权利要求27的多端口存储器装置，其中这些第一数据总线包括：多个输入数据总线，其用于将来自这些第一端口的这些测试信号传送至这些存储组；
多个输出数据总线，其用于将来自这些存储组的这些测试数据信号传送至这些第一端口。
30.根据权利要求29的多端口存储器装置，其中这些输入数据总线的数目与这些输出数据总线的数目相同。
31.根据权利要求29的多端口存储器装置，其中这些输入数据总线的数目及这些输出数据总线的数目分别与这些接收垫的数目及这些传输垫的数目相同。
32.根据权利要求27的多端口存储器装置，其中该第二端口包括串行器&解串器SERDES，该SERDES用于响应于在该测试模式期间启动的测试模式启用信号，而串行化经由这些接收垫输入的这些测试信号，以经由这些第二数据总线将这些经串行化的测试信号传送至这些第一端口，并用于解串行化经由这些第二数据总线自这些第一端口输入的这些测试数据信号，以将这些测试数据信号传送至这些传输垫。
33.根据权利要求32的多端口存储器装置，其进一步包含多个并行输入/输出数据垫，该多个并行输入/输出数据垫用于接收来自外部装置的并行的测试模式控制信号。
34.根据权利要求33的多端口存储器装置，该第二端口进一步包括一测试模式判定单元，该测试模式判定单元用于产生该测试模式启用信号及用于基于这些测试模式控制信号而选择这些第一端口中的一个的端口选择信号。
35.根据权利要求34的多端口存储器装置，其中这些第二数据总线包括：输入数据总线，其用于将来自该SERDES的这些经串行化的测试信号传送至这些第一端口；及输出数据总线，其用于将来自这些第一端口的这些测试数据信号传送至该SERDES。
36.根据权利要求35的多端口存储器装置，其中该第二端口进一步包括第一选择单元，该第一选择单元用于响应于该端口选择信号而选择经由该输出数据总线传送的这些测试数据信号中的一个，并将选择的测试数据信号输出至该SERDES。
37.根据权利要求36的多端口存储器装置，其中该第一选择单元包括：反相单元，其用于使该端口选择信号反相并输出经反相的端口选择信号；及多个传输门，其用于响应于该经反相的端口选择信号而将这些测试数据信号传送至该SERDES。
38.根据权利要求36的多端口存储器装置，其中该SERDES包括：输入锁存器，其用于锁存经由这些接收垫输入的这些测试信号；
驱动器，其用于将这些经串行化的测试信号驱动至这些第二数据总线；
取样器，其用于取样藉由该第一选择单元选择的这些经串行化的测试数据信号；
解串器，其用于解串行化及输出这些经取样的测试数据信号；及数据输出单元，其用于经由这些传输垫将这些经解串行化的测试数据信号输出至这些外部装置。
39.根据权利要求38的多端口存储器装置，其进一步包含用于产生内部时钟的时钟产生器，该内部时钟用于使藉由该SERDES串行化及解串行化的输入信号与输出信号同步。
40.根据权利要求39的多端口存储器装置，其中该时钟产生器基于来自外部装置的参考时钟而产生该内部时钟。
41.根据权利要求39的多端口存储器装置，其中该输入锁存器、该串行器、该取样器及该解串器与该内部时钟同步。
42.根据权利要求36的多端口存储器装置，其进一步包含第二选择单元，该第二选择单元用于选择经由这些接收垫输入的这些外部信号及自该SERDES输出的这些经串行化的测试信号中的一个，并响应于该端口选择信号而将选择的信号输出至这些第一端口及这些第二端口中的一个。
43.根据权利要求42的多端口存储器装置，其中该第二选择单元包括：反相单元，其用于使该端口选择信号反相并输出经反相的端口选择信号；
多个第一传输门，其用于响应于该经反相的端口选择信号，而将经由这些接收垫输入的这些外部信号传送至这些第一端口中的对应端口；及多个第二传输门，其用于响应于该端口选择信号，而将自该SERDES输出的这些经串行化的测试信号传送至这些第一端口中的对应端口。
44.根据权利要求42的多端口存储器装置，其中这些第一端口解串行化自该第二选择单元串行输入的选择的信号，以经由这些第一数据总线而将这些经解串行化的信号输出至这些存储组，并串行化经由这些第一数据总线自这些存储组并行输入的信号，以将该经串行化的信号输出至这些串行输入/输出数据垫或该第二端口。
45.根据权利要求44的多端口存储器装置，其中每一第一端口包括：取样器，其用于取样自该第二选择单元串行输入的选择的信号；
数据输出单元，其用于经由这些第一数据总线而将这些经解串行化的信号并行输出至这些存储组；
输入锁存器，其用于锁存经由这些第一数据总线自这些存储组并行输入的信号；
驱动器，其用于将经串行化的信号驱动至这些串行输入/输出数据垫。
46.根据权利要求45的多端口存储器装置，其进一步包含用于产生一内部时钟的时钟产生器，该内部时钟用于使藉由这些第一端口串行化及解串行化的输入信号与输出信号同步。
47.根据权利要求46的多端口存储器装置，其中该时钟产生器基于来自外部装置的参考时钟而产生该内部时钟。
48.根据权利要求46的多端口存储器装置，其中该输入锁存器、该串行器、该取样器及该解串器与该内部时钟同步。
49.一种多端口存储器装置，其包括：多个第一端口，其用于执行与外部装置的串行输入/输出数据通信；多个存储组，其用于经由多个全局数据总线而执行与这些第一端口的并行输入/输出数据通信，该多端口存储器装置包含：第二端口，其在测试模式期间，串行化经由外部垫并行输入的测试信号，以将这些经串行化的测试信号传送至这些第一端口，并响应于这些测试信号而解串行化自这些第一端口串行输入的测试数据信号，以将这些经解串行化的测试数据信号输出至这些外部装置。
50.根据权利要求49的多端口存储器装置，其中该第二端口包括：测试模式判定单元，其用于基于经由这些外部垫输入的测试模式控制信号而产生测试模式启用信号；及串行器&解串器SERDES，其用于响应于该测试模式启用信号而串行化这些测试信号，以将这些经串行化的测试信号传送至这些第一端口，并解串行化自这些第一端口输入的这些测试数据信号，以将这些经解串行化的测试数据信号传送至这些外部垫。
51.根据权利要求50的多端口存储器装置，其中该测试模式判定单元产生端口选择信号，该端口选择信号用于基于这些测试模式控制信号而选择这些第一端口中的一个。
52.根据权利要求51的多端口存储器装置，其进一步包含第一选择单元，该第一选择单元用于响应于该端口选择信号而选择自这些第一端口输出的这些测试数据信号中的一个，并将选择的测试数据信号输出至该SERDES。
53.根据权利要求52的多端口存储器装置，其中该第一选择单元包括：反相单元，其用于使该端口选择信号反相并输出经反相的端口选择信号；及多个传输门，其用于响应于该经反相的端口选择信号而将这些测试数据信号传送至该SERDES。
54.根据权利要求52的多端口存储器装置，其中该SERDES包括：输入锁存器，其用于锁存经由这些外部垫输入的这些测试信号；
驱动器，其用于将这些经串行化的测试信号驱动至这些第一端口；
取样器，其用于取样藉由该第一选择单元选择的这些经串行化的测试数据信号；
解串器，其用于解串行化及输出这些经取样的测试数据信号；及数据输出单元，其用于经由这些外部垫将这些经解串行化的测试数据信号输出至这些外部装置。
55.根据权利要求54的多端口存储器装置，其进一步包含用于产生内部时钟的时钟产生器，该内部时钟用于使藉由该SERDES串行化及解串行化的输入信号与输出信号同步。
56.根据权利要求52的多端口存储器装置，其进一步包含第二选择单元，该第二选择单元用于响应于该端口选择信号而选择经由这些外部垫输入的这些外部信号及自该SERDES输出的这些经串行化的测试信号中的一个，并将选择的信号输出至这些第一端口中的对应端口。
57.根据权利要求56的多端口存储器装置，其中该第二选择单元包括：反相单元，其用于使该端口选择信号反相并输出经反相的端口选择信号；
多个第一传输门，其用于响应于该经反相的端口选择信号，而将这些外部信号中的一个传送至这些第一端口；
多个第二传输门，其用于响应于该端口选择信号而将这些经串行化的测试信号中的多个传送至这些第一端口中的对应端口。
58.根据权利要求56的多端口存储器装置，其中这些第一端口解串行化自该第二选择单元串行输入的选择的信号，以将该经解串行化的信号输出至这些存储组，并串行化经由这些全局数据总线自这些存储组并行输入的信号，以将该经串行化的信号输出至这些外部垫。
59.根据权利要求58的多端口存储器装置，其中每一第一端口包括：取样器，其用于取样自该第二选择单元串行输入的选择的信号；
数据输出单元，其用于经由这些全局数据总线将这些经解串行化的信号输出至这些存储组；
输入锁存器，其用于锁存经由这些全局数据总线自这些存储组并行输入的信号；
驱动器，其用于经由这些外部垫将该经串行化的信号驱动至这些外部装置。
60.根据权利要求59的多端口存储器装置，其进一步包含用于产生内部时钟的时钟产生器，该内部时钟用于使藉由这些第一端口串行化及解串行化的输入信号与输出信号同步。
61.根据权利要求60的多端口存储器装置，其中该时钟产生器基于来自外部装置的参考时钟而产生该内部时钟。
62.根据权利要求60的多端口存储器装置，其中该输入锁存器、该串行器、该取样器及该解串器与该内部时钟同步。
具有串行输入/输出接口的多端口存储器装置
技术领域
[0001] 本发明关于一种多端口存储器装置，且更具体而言，关于具串行输入/输出(I/O)接口的多端口存储器装置的测试接口，其用于处理与外部装置的多个同时操作。 背景技术
[0002] 一般而言，包括随机存取存储器(RAM)的大多数存储器装置具有一具有多个输入/输出插脚组的单个端口。亦即，提供单个端口以用于存储器装置与外部晶片组之间的数据交换。具有单个端口的此种存储器装置使用一并行输入/输出(I/O)接口来经由连接至多个输入/输出(I/O)插脚的信号线同时传输多位元(multi-bit)数据。存储器装置经由并行的多个I/O插脚与外部装置交换数据。
[0003] I/O接口是一经由信号线连接具有不同功能的单元装置并对传输/接收数据进行精确传输的电气及机械系统(scheme)。以下描述的I/O接口必须具有相同精确度。信号线为传输位址信号、数据信号及控制信号的总线。可将以下描述的信号线称为总线。 [0004] 并行I/O接口具有高数据处理效率(速度)，此是因为其可经由多个总线同时传输多位元数据。因此，并行I/O接口广泛应用于需要高速度的短距离传输中。然而，在并行I/O接口中，用于传输I/O数据的总线的数目增加。因此，随着距离增加，制造成本增加。归因于单个端口的限制，独立配置多个存储器装置以便在多媒体系统的硬体方面支援各种多媒体功能。当进行某一功能的操作时，不能同时进行另一功能的操作。 [0005] 考虑到并行I/O接口的缺点，已多次试图将并行I/O接口变成串行I/O接口。而且，考虑与具有其他串行I/O接口的装置的可相容扩充，需要到半导体存储器装置的I/O环境中的串行I/O接口的改变。此外，音频及视频的设备装置(appliance device)被具体化为显示装置，诸如高清晰度电视(HDTV)及液晶显示器(LCD)TV。因为此等设备装置需要独立数据处理，所 以需要具有使用多个端口的串行I/O接口的多端口存储器装置。 [0006] 具有串行I/O接口的传统多端口存储器装置包括用于处理串行I/O信号的处理器，及用于执行并行低速操作的DRAM核心。该处理器及该DRAM核心被实施于相同晶圆(wafer)(亦即，单个晶片)上。
[0007] 图1为具有串行I/O接口的传统多端口存储器装置的方块图。为便于阐述，说明具有两个端口及四个存储组的多端口存储器装置。
[0008] 具有串行I/O接口的多端口存储器装置包括串行I/O垫(pad)TX+、TX-、RX+及RX-，第一端口PORT0与第二端口PORT1，第一存储组BANK0至第四存储组BANK3，第一全局输入/输出(I/O)数据总线GIO_IN与第二全局输入/输出(I/O)数据总线GIO_OUT。 [0009] 必须对多端口存储器装置进行配置以使得可将经由第一端口PORT0与第二端口PORT1输入的信号(下文中称为“输入有效数据信号”)输入至所有存储组BANK0至BANK3，且可将自第一存储组BANK0至第四存储组BANK3输出的信号(下文中称为“输出有效数据信号”)选择性地传送至所有端口PORT0及PORT1。
[0010] 出于此目的，第一端口PORT0与第二端口PORT1以及第一存储组BANK0至第四存储组BANK3经由第一及第二全局I/O数据总线GIO_IN及GIO_OUT而连接在一起。第一及第二全局I/O数据总线GIO_IN及GIO_OUT包括：输入总线PRX0<0:3>及PRX1<0:3>，其用于将来自第一端口PORT0与第二端口PORT1的并行输入有效数据信号传送至第一存储组BANK0至第四存储组BANK3；及输出总线PTX0<0:3>及PTX1<0:3>，其用于将来自第一存储组BANK0至第四存储组BANK3的并行输出有效数据信号传送至第一端口PORT0与第二端口PORT1。
[0011] 来自第一端口PORT0与第二端口PORT1的输入有效数据信号含有关于用于选择第一存储组BANK0至第四存储组BANK3中的对应存储组的组选择信号的信息。因此，将用于指示信号存取哪些端口且经由这些端口存取哪些存储组的这些信号输入至第一存储组BANK0至第四存储组BANK3。相应地，将端口信息选择性地传送至这些存储组，且将组信息经由第一及第二全局I/O数据总线GIO_IN及GIO_OUT而传送至第一端口PORT0与第二端口PORT1。
[0012] 第一端口PORT0与第二端口PORT1的每一个包括串行器&解串器(SERDES)，其将经由接收垫RX+及RX-输入的信号转换成并行输入有效数据 信号作为低速数据通信机制，且第一端口PORT0与第二端口PORT1的每一个经由输入总线PRX0<0:3>及PRX1<0:3>而将这些信号传送至第一存储组BANK0至第四存储组BANK3的一DRAM核心，并亦将这些并行输出有效数据信号(其是经由输出总线PTX0<0:3>及PTX1<0:3>而自第一存储组BANK0至第四存储组BANK3的DRAM核心予以输出)转换成串行信号作为高速数据通信机制，并将这些信号输出至传输垫TX+及TX-。
[0013] 图2为图1所说明的第一端口PORT0的方块图。第二端口PORT1具有与第一端口PORT0的结构相同的结构，且因此将描述第一端口PORT0作为例示性结构。 [0014] 第一端口PORT0经由串行I/O接口而执行与外部装置的数据通信，该串行I/O接口包括传输垫TX+及TX-以及接收垫RX+及RX-。经由接收垫RX+及RX-输入的信号为串行高速输入信号，且经由传输垫TX+及TX-输出的信号为串行高速输出信号。一般而言，高速I/O信号包括用于平稳地识别高速I/O信号的差动信号。差动I/O信号是藉由指示具“+”及“-”的串行I/O接口TX+、TX-、RX+及RX-加以区分。
[0015] 第一端口PORT0包括驱动器21、串行器22、输入锁存器23、时钟产生器24、取样器25、解串器26及数据输出单元27。
[0016] 时钟产生器24接收来自外部装置的参考时钟RCLK以产生内部时钟。该内部时钟具有等于参考时钟RCLK的周期及相位的周期及相位，或不同于参考时钟RCLK的周期及相位的周期及相位。而且，时钟产生器24可使用参考时钟RCLK产生内部时钟或可产生具有不同周期及相位的至少两个内部时钟。
[0017] 输入锁存器23同步于内部时钟而锁存经由输出总线PTX0<0:3>自存储组输出的输出有效数据信号，并将这些锁存信号传送至串行器22。
[0018] 串行器22同步于内部时钟而串行化自输入锁存器23输入的并行输出有效数据信号，并将这些串行输出有效数据信号输出至驱动器21。
[0019] 驱动器21经由传输垫TX+及TX-将藉由串行器22串行化的输出有效数据信号以差动形式输出至外部装置。
[0020] 取样器25同步于内部时钟而取样经由接收垫RX+及RX-自外部装置输入的外部信号并将经取样的信号传送至解串器26。
[0021] 解串器26同步于内部时钟而解串行化自取样器25输入的外部信号，并将并行输入有效数据信号输出至数据输出单元27。
[0022] 数据输出单元27经由输入总线PRX0<0:3>将来自解串器26的输入有效数据信号传送至存储组。
[0023] 以下将详细描述第一端口PORT0的操作特征。
[0024] 首先，将描述经由输入总线PRX0<0:3>传送外部信号的过程。外部信号是以高速以帧(frame)形式经由接收垫RX+及RX-自外部装置输入的。
[0025] 同步于自时钟产生器24输出的内部时钟而经由取样器25取样外部信号。取样器25将经取样的外部信号传送至解串器26。解串器26同步于内部时钟而解串行化自取样器
25输入的外部信号，并将解串行化的信号作为并行输入有效数据信号而输出至数据输出单元27。数据输出单元27经由输入总线PRX0<0:3>将并行输入有效数据信号传送至存储组。 [0026] 接着，以下将描述将经由输出总线PTX0<0:3>输出的并行输出有效数据信号转换成串行信号及经由传输垫TX+及TX-将这些信号传送至外部装置的过程。 [0027] 并行输出有效数据信号是经由输出总线PTX0<0:3>而传送至输入锁存器23。输入锁存器23同步于内部时钟而锁存输出有效数据信号并将经锁存的信号传送至串行器22。
串行器22同步于内部时钟而串行化自输入锁存器23传送的输出有效效率信号并将这些串行信号传送至驱动器21。驱动器21经由传输垫TX+及TX-将这些串行信号输出至外部装置。
[0028] 如上所述，传统多端口存储器装置被配置来在高速串行I/O接口中执行与外部装置的数据通信。因此，其以较之现有典型DRAM装置更高的速度传输数据以保证高速数据处理。
[0029] 在此状况下，用于测试典型DRAM装置的传统测试装置在传送及识别高速数据信号方面存在限制。因此，难以验证多端口存储器装置的操作，以致需要高速测试装置。然而，因为引入高速测试装置需要较大投资，所以单位制造成本增加且产品的竞争力相应地减弱。
发明内容
[0030] 因此，本发明的目的为提供一种多端口存储器装置，其能够在并行I/O接口中藉由使用用于执行低速测试操作的测试装置来执行高速测试操作。
[0031] 根据本发明的一个方面，提供一多端口存储器装置，其包括：多个串行I/O数据垫；多个并行I/O数据垫；多个第一端口，其用于经由这些串行I/O数据垫执行与外部装置的串行I/O数据通信；多个存储组，其用于经由多个第一数据总线执行与这些第一端口的并行I/O数据通信；及第二端口，其用于在测试模式期间经由这些并行I/O数据垫执行与外部装置的并行I/O数据通信及经由多个第二数据总线执行与这些第一端口的串行I/O数据通信，其中在该测试模式期间，该第二端口串行化经由这些并行I/O数据垫并行输入的测试信号，并经由这些第二数据总线而将这些经串行化的测试信号传送至这些第一端口，并且其中该第二端口解串行化经由这些第一端口自这些存储组串行输入的测试数据信号，并经由这些并行I/O数据垫将这些经解串行化的测试数据信号输出至这些外部装置。
[0032] 根据本发明的另一个方面，提供一多端口存储器装置，其包括：多个串行I/O数据垫；多个第一端口，其用于经由这些串行I/O数据垫执行与外部装置的串行I/O数据通信；多个存储组，其用于经由多个第一数据总线执行与这些第一端口的并行I/O数据通信；及第二端口，其用于在测试模式期间经由这些串行I/O数据垫执行与外部装置的并行I/O数据通信及经由多个第二数据总线执行与这些第一端口的串行I/O数据通信，其中在该测试模式期间，该第二端口串行化经由这些串行I/O数据垫并行输入的测试信号，且经由这些第二数据总线将这些经串行化的测试信号传送至这些第一端口，并且其中该第二端口解串行化经由这些第一端口自这些存储组串行输入的测试数据信号，并经由这些并行I/O数据垫将这些经解串行化的测试数据信号输出至这些外部装置。
[0033] 根据本发明的又一个方面，提供一多端口存储器装置，其包括：多个第一端口，其用于执行与外部装置的串行I/O数据通信；多个存储组，其用于经由多个全局数据总线执行与这些第一端口的并行I/O数据通信；第二端口，其在测试模式期间串行化经由外部垫并行输入的测试信号以将这些经串行化的测试信号传送至第一端口，并响应于这些测试信号而解串行化自第一端口串行输入的测试数据信号以经由外部垫将这些解串行化的测试数据信号输出至外部装置。
[0034] 附图说明
[0035] 图1为传统多端口存储器装置的方块图。
[0036] 图2为图1所说明的第一端口的方块图。
[0037] 图3为根据本发明的第一实施例的多端口存储器装置的方块图。 [0038] 图4为图3所说明的测试端口的电路图；
[0039] 图5为图3所说明的测试信号选择单元的电路图；
[0040] 图6为图3所说明的第一端口的电路图；
[0041] 图7为图3所说明的第一选择单元的电路图；
[0042] 图8为图3所说明的第二端口的电路图；
[0043] 图9为图3所说明的第二选择单元的电路图；
[0044] 图10为根据本发明的第二实施例的多端口存储器装置的方块图； [0045] 图11为图10所说明的第一端口的电路图；
[0046] 图12为图10所说明的第二端口的电路图。
[0047] 【主要元件符号说明】
[0048] 21、51、61、433驱动器
[0049] 22、52、62、152、162、432串行器
[0050] 23、53、63、153、163、431输入锁存器
[0051] 24、54、64、154、164、434时钟产生器
[0052] 25、55、65、155、165、437取样器
[0053] 26、56、66、156、166、436解串器
[0054] 27、57、67、157、167数据输出单元
[0055] 31第一选择单元
[0056] 32第二选择单元
[0057] 41测试模式判定单元
[0058] 42测试信号选择单元
[0059] 43串行器&解串器(SERDES)
[0060] 151、161普通差动驱动器
[0061] 158、168测试差动驱动器
[0062] 435测试数据输出单元
[0063] BANK0第一存储组
[0064] BANK1第二存储组
[0065] BANK2第三存储组
[0066] BANK4第四存储组
[0067] GIO_IN第一全局输入/输出(I/O)数据总线
[0068] GIO_OUT第二全局输入/输出(I/O)数据总线
[0069] INV1至INV12反相器
[0070] PORT0第一端口
[0071] PORT1第二端口
[0072] PRX0<0:3>、PRX1<0:3>输入总线
[0073] PTX0<0:3>、PTX1<0:3>输出总线
[0074] TG1至TG12传输门
[0075] TGIO_IN第一测试全局数据I/O总线
[0076] TGIO_OUT第二测试全局数据I/O总线
[0077] TPORT测试端口
具体实施方式
[0078] 下文中，将参看附图详细描述根据本发明的例示性实施例的具串行输入/输出(I/O)接口的多端口存储器装置的测试接口。
[0079] 图3为根据本发明的第一实施例的多端口存储器装置的方块图。为便于阐述，说明具有两个端口及四个存储组的多端口存储器装置。
[0080] 该多端口存储器装置包括：多个串行I/O垫TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-；多个并行I/O垫IN<0:3>、T<0:1>及OUT<0:3>；测试端口TPORT；第一选择单元31及第二选择单元32；第一端口PORT0与第二端口PORT1；第一存储组BANK0至第四存储组BANK3；及第一全局输入/输出(I/O)数据总线GIO_IN与第二全局输入/输出(I/O)数据总线GIO_OUT。
[0081] 在高速串行I/O接口中，多个串行I/O垫支持第一端口PORT0与第二端口PORT1与外部装置之间的数据通信。串行I/O垫包括传输垫(诸如TX0+、TX0-、TX1+及TX1-)及接收垫(诸如RX0+、RX0-、RX1+及RX1)。这些传输垫TX0+、TX0-、TX1+及TX1-将经串行化且输出自第一端口PORT0与第二端口PORT1的输出有效数据信号传送至外部装置。这些接收垫RX0+、RX0-、RX1+及RX1-将自外部装置输入的输入有效数据信号传送至第一端口PORT0与第二端口PORT1。
[0082] 多个并行I/O垫包括测试信号垫IN<0:3>、测试模式控制信号垫T<0:1>及测试数据垫OUT<0:3>。这些测试信号垫IN<0:3>(下文中称为“第一测试接收垫”)将自外部测试装置并行输入的测试信号传送至测试端口TPORT。这些测试模式控制信号垫T<0:1>(下文中称为“第二测试接收垫”)将自外部测试装置并行输入的测试模式控制信号传送至测试端口TPORT。测试数据垫OUT<0:3>(下文中称为“测试传输垫”)将自测试端口TPORT并行输入的测试数据信号传送至外部测试装置。在本文中，可根据正常操作期间处理数据的位元数目来调整第一测试接收垫及测试传输垫的数目。为便于阐述，将处理数据的单位设定为4位元单位。
[0083] 测试端口TPORT响应于经由第二测试接收垫T<0:1>并行输入的模式控制信号而判定是否进入测试模式，并响应于经由第一测试接收垫IN<0:3>并行输入的测试信号而判定哪些端口执行与存储组BANK1至BANK0的数据通信。此外，在测试模式期间，测试端口TPORT将自端口PORT0及PORT1输出的测 试数据信号传送至测试传输垫OUT<0:3>。 [0084] 图4为图3所说明的测试端口TPORT的电路图。
[0085] 测试端口TPORT包括测试模式判定单元41、测试信号选择单元42及串行器&解串器(SERDES)43。
[0086] 测试模式判定单元41解码经由第二测试接收垫T<0:1>并行输入的测试模式控制信号并响应于这些测试模式控制信号而产生测试模式启用信号TMEN以判定是否进入测试模式。此外，测试模式判定单元41基于测试模式控制信号产生用于选择端口PORT0及PORT1中的一个的第一端口及第二端口选择信号TMEN_P0及TMEN_P1。测试模式启用信号TMEN可藉由使用第一端口及第二端口选择信号TMEN_P0及TMEN_P1而产生。
[0087] SERDES43接收并串行化经由第一测试垫IN<0:3>以1位元单位并行输入的测试信号，藉此经由第一测试全局数据I/O总线TGIO_IN将串行化的测试信号TM_RX+及TM_RX-传送至端口PORT0及PORT1。此外，SERDES 43接收及解串行化经第二测试全局数据I/O总线TGIO_OUT自端口PORT0及PORT1输入的经串行化测试数据信号TM_TX+及TM_TX-，藉此将解串行化的测试数据信号传送至测试传输垫OUT<0:3>。具体而言，SERDES43包括输入锁存器431、串行器432、驱动器433、时钟产生器434、测试数据输出单元435、解串器436及取样器437。
[0088] 时钟产生器434自外部装置接收参考时钟RCLK以产生内部时钟。该内部时钟可包括：锁相回路(PLL)，其用于产生具有各种周期或预定相位差的多个内部时钟；或延迟锁定回路(DLL)，其用于藉由使该参考时钟RCLK延迟一预定时间而产生内部时钟。 [0089] 输入锁存器431同步于内部时钟而锁存经由第一测试接收垫IN<0:3>输入的测试信号。
[0090] 串行器432同步于内部时钟而串行化输入锁存器431的输出信号。 [0091] 驱动器433将这些串行化信号以差动形式驱动至第一测试全局数据I/O总线TGIO_IN。驱动器433可藉由测试模式启用信号TMEN而启用。
[0092] 取样器437同步于内部时钟而取样藉由测试信号选择单元42选择的经串行化测试数据信号TM_TX+及TM_TX-。
[0093] 解串器436同步于内部时钟而解串行化自取样器输入的取样信号。 [0094] 测试数据输出单元435经由测试传输垫OUT<0:3>将来自解串器436的经 解串行化的信号传送至外部测试装置。
[0095] 测试信号选择单元42响应于第一端口及第二端口选择信号TMEN_P0及TMEN_P1而选择经由第二测试全局数据I/O总线TGIO_OUT自第一端口PORT0输出的第一测试数据信号对TX0+及TX0-以及自第二端口PORT1输出的第二测试数据信号对TX1+及TX1-中的一对，藉此将选定测试数据信号对输出至取样器437。
[0096] 图5为图3所说明的测试信号选择单元42的电路图。
[0097] 测试信号选择单元42包括：多个反相器INV1、INV2、INV3及INV4；多个传输门TG1、TG2、TG3及TG4，其包含PMOS电晶体及NMOS电晶体。
[0098] 当选择第一端口PORT0时，以逻辑电平“高(HIGH)”启动第一端口选择信号TMEN_P0以藉此开启第一及第三传输门TG1及TG3。相应地，自第一端口PORT0输出的第一测试数据信号对TX0+及TX0-被传送至取样器437。
[0099] 当选择第二端口PORT1时，以逻辑电平“高”启动第二端口选择信号TMEN_P1以藉此开启第二及第四传输门TG2及TG4。相应地，自第二端口PORT1输出的第二测试数据信号对TX1+及TX1-被传送至取样器437。
[0100] 图6为图3所说明的第一端口PORT0的电路图。
[0101] 第一选择单元31响应于自测试模式判定单元41输出的第一端口选择信号TMEN_P0而选择经由接收垫RX0+及RX0-输入的外部信号及经由第一测试全局数据I/O总线TGIO_IN输入的串行化测试信号TM_RX+及TM_RX中的一个，并将选定信号作为第一接收信号RXP0及RXP1输出至第一端口PORT0。
[0102] 亦即，在正常模式中，将经由接收垫RX0+及RX0-输入的外部信号传送至第一端口PORT0。在测试模式中，将经由第一测试全局数据I/O总线TGIO_IN输入的串行化测试信号TM_RX+及TM_RX-传送至第一端口PORT0。
[0103] 具体而言，第一端口PORT0包括驱动器51、串行器52、输入锁存器53、时钟产生器54、取样器55、解串器56及数据输出单元57。
[0104] 时钟产生器54自外部装置接收参考时钟RCLK以产生内部时钟。 [0105] 输入锁存器53同步于该内部时钟而锁存经由第一输出总线PTX0<0:3>自存储组输出的测试数据信号。
[0106] 串行器52同步于内部时钟而串行化输入锁存器431的输出信号。 [0107] 驱动器51经由传输垫TX0+及TX0-将串行化信号以差动形式驱动至外部装置。 [0108] 取样器55同步于内部时钟而取样自第一选择单元31输出的第一接收信号RXP0及RXN0。
[0109] 解串器56同步于内部时钟而解串行化所取样的信号。
[0110] 数据输出单元57将来自解串器56的解串行化信号传送至第一数据输入总线PRX0<0:3>。
[0111] 图7为图3所说明的第一选择单元31的电路图。
[0112] 第一选择单元31包括第一及第二反相器INV5及INV6，及第一至第四传输门TG5、TG6、TG7及TG8。
[0113] 在测试模式中，以逻辑电平“高”启动第一端口选择信号TMEN_P0，使得第一及第三传输门TG5及TG7关闭且第二及第四传输门TG6及TG8开启。因此，经由第一测试全局数据I/O总线TGIO_IN输入的经串行化测试信号TM_RX+及TM_RX-是传送至第一端口PORT0。亦即，第一端口PORT0的取样器55接收串行化的测试信号TM_RX+及TM_RX-作为第一接收信号RXP0及RXN0。
[0114] 在正常模式中，以逻辑电平“低”撤销(inactivate)第一端口选择信号TMEN_P0，使得第二及第四传输门TG6及TG8关闭且第一及第三传输门TG5及TG7开启。因此，经由接收垫RX0+及RX0-输入的外部信号传送至第一端口PORT0。亦即，第一端口PORT0的取样器55接收经由接收垫RX0+及RX0-输入的外部信号作为第一接收信号RXP0及RXN0。 [0115] 图8为图3所说明的第二端口PORT1的电路图。
[0116] 第二选择单元32响应于自测试模式判定单元41输出的第二端口选择信号TMEN_P1而选择经由接收垫RX1+及RX1-输入的外部信号及经由第一测试全局数据I/O总线TGIO_IN输入的串行化测试信号TM_RX+及TM_RX-中的一个，并将选定信号作为第二接收信号RXP1及RXN1输出至第二端口PORT1。
[0117] 亦即，在正常模式中，将经由接收垫RX1+及RX1-输入的外部信号传送至第二端口PORT1。在测试模式中，将经由第一测试全局数据I/O总线TGIO_IN输入的串行化测试信号TM_RX+及TM_RX-传送至第二端口PORT1。
[0118] 具体而言，第二端口PORT1包括驱动器61、串行器62、输入锁存器63、时钟产生器64、取样器65、解串器66及数据输出单元67。第二端口PORT1具有与第一端口PORT0的结构相同的结构，且因此省略详细描述。
[0119] 同时，第一端口PORT0与第二端口PORT1及测试端口TPORT各自的以上提及的时钟产生器54、64及434可彼此独立，或可在一晶片中被共同地共用。
[0120] 图9为图3所说明的第二选择单元32的电路图。
[0121] 第二选择单元32包括第一及第二反相器INV7及INV8，及第一至第四传输门TG9、TG10、TG11及TG12。
[0122] 在测试模式中，以逻辑电平“高”启动第二端口选择信号TMEN_P1，使得第一及第三传输门TG9及TG11关闭且第二及第四传输门TG10及TG12开启。因此，经由第一测试全局数据I/O总线TGIO_IN输入的串行化测试信号TM_RX+及TM_RX-传送至第二端口PORT0。亦即，第二端口PORT1的取样器65接收串行化测试信号TM_RX+及TM_RX-作为第一接收信号RXP1及RXN1。
[0123] 在正常模式中，以逻辑电平“低”撤销第二端口选择信号TMEN_P1，使得第二及第四传输门TG10及TG12关闭且第一及第三传输门TG9及TG11开启。因此，经由接收垫RX1+及RX1-输入的外部信号传送至第二端口PORT1。亦即，第二端口PORT1的取样器65接收经由接收垫RX1+及RX1-输入的外部信号作为第二接收信号RXP1及RXN1。
[0124] 在下文中，将参看图3至图9详细描述根据第一实施例的多端口存储器装置的操作。为便于阐述，将处理数据的单位设定为4位元单位。
[0125] 若测试模式控制信号是经由第二测试接收垫T<0:1>输入，则测试端口TPORT的测试模式判定单元41解码这些测试模式控制信号以判定晶片的操作模式，意即，正常模式与测试模式中的一个。
[0126] 首先，若晶片的操作模式为正常模式，则SERDES43不运作。相应地，经由第一测试接收垫IN<0:3>输入的测试信号未被传送至第一测试全局数据I/O总线TGIO_IN。另一方面，第一端口PORT0与第二端口PORT1经由多个串行I/O垫TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-而执行与外部装置的串行数据通信。
[0127] 第一选择单元31及第二选择单元32的每一个分别将经由接收垫RX0+、RX0-、RX1+及RX1-输入的外部信号作为第一及第二接收信号RXP0、RXN0、RXP1及RXN1传送至第一端口PORT0与第二端口PORT1。
[0128] 第一端口PORT0与第二端口PORT1的每一取样器55及56同步于内部时钟而取样第一及第二接收信号RXP0、RXN0、RXP1及RXN1。每一解串器56及66同步于内部时钟而解串行化取样信号，并将并行信号输出至每一数据输出单元57及67，以便将这些并行信号传送至第一全局数据I/O总线GIO_IN。若将处理数据的单位设定为4位元单位，则将4位元数据分配给每一端口 PORT0及PORT1。
[0129] 将施加至第一全局数据I/O总线GIO_IN的并行信号传送至每一存储组且接着将这些信号传送至藉由组控制单元(bank control unit)(未图示)加以控制的DRAM核心的存储器单元阵列。此时，因为端口PORT0及PORT1中的任一个可存取存储组BANK0至BANK3，所以需要关于上述解串行化信号对哪一存储组有效的信息。因此，经由接收垫RX0+、RX0-、RX1+及RX1-输入的外部信号需要额外位元，这些额外位元具有关于一用于选择这些存储组中的一对应存储组的组选择信号的信息(处理数据的单位(意即，4位元)除外)。当输入包括组选择信号的外部信号时，第一端口PORT0与第二端口PORT1解码组选择信号并经由第一全局数据I/O总线GIO_IN将该组选择信号传送至组控制单元。每一组控制单元判定组选择信号对于其存储组是否有效。若组选择信号有效，则将经由第一全局数据I/O总线GIO_IN输入的其他数据传送至对应存储组。
[0130] 响应于组选择信号自DRAM核心的存储器单元阵列读取的并行单元数据被经由第二全局数据I/O总线GIO_OUT而传送至每一端口PORT0及PORT1，且接着藉由对应存储组对其进行串行化。因此，并行单元数据被经由传输垫TX0+、TX0-、TX1+及TX1-而传送至外部装置。
[0131] 接着，若晶片的操作模式为测试模式，则测试模式判定单元41启动第一及第二端口选择信号TMEN_P0及TMEN_P1中的一个，并基于这些测试模式控制信号而启动测试模式启用信号TMEN。相应地，判定哪一端口经由第一全局数据I/O总线GIO_IN执行与对应存储组的并行数据通信，且测试端口TPORT运作。
[0132] 举例而言，假定以逻辑电平“高”启动第一端口选择信号TMEN_P0，意即，选择第一端口PORT0。
[0133] 测试端口TPORT的SERDES43响应于测试模式启用信号TMEN而运作。具体而言，输入锁存器431同步于内部时钟而锁存经由第一测试接收垫IN<0:3>输入的测试信号。串行器432同步于内部时钟而串行化输入锁存器431的输出信号，并将这些经串行化信号输出至驱动器433。驱动器433以高速以差动形式将这些经串行化信号作为串行化的测试信号TM_RX+及TM_RX-而驱动至第一测试全局数据I/O总线TGIO_IN。
[0134] 第一选择单元31响应于第一端口选择信号TMEN_P0而选择经串行化的测 试信号TM_RX+及TM_RX-并将这些选定信号作为第一接收信号RXP0及RXN而输出至第一端口PORT0。
[0135] 第一端口PORT0的取样器55同步于内部时钟而取样第一接收信号RXP0及RXN0并将这些经取样的信号传送至解串器56。解串器56同步于内部时钟而解串行化经取样信号并将并行信号输出至数据输出单元57。数据输出单元57经由第一全局数据I/O总线GIO_IN将这些并行信号作为测试信号传送至存储组。
[0136] 将传送至存储组的测试信号传送至藉由组控制单元加以控制的DRAM核心的存储器单元阵列。经由第二全局数据I/O总线GIO_OUT将响应于测试信号自DRAM核心的存储器单元阵列读取的并行单元数据传送至第一端口PORT0。第一端口PORT0串行化并行单元数据并将其作为第一测试数据信号对TX0+及TX0-而传送至测试端口TPORT的测试信号选择单元42。
[0137] 测试信号选择单元42响应于以逻辑电平“高”启动的第一端口选择信号TMEN_P0，而选择自第一端口PORT0输出的第一测试数据信号对TX0+及TX0-，以藉此将其作为串行化的测试数据信号TM_TX+及TM_TX-而输出。SERDES43的取样器437同步于内部时钟而取样经串行化的测试数据信号TM_TX+及TM_TX-，并将经取样的信号传送至解串器436。解串器436同步于内部时钟而解串行化经取样的信号，并将解串行化的信号输出至测试数据输出单元435。测试数据输出单元435经由测试传输垫OUT<0:3>而将解串行化的信号传送至外部测试装置。
[0138] 启动第二端口选择信号TMEN_P1的操作与启动第一端口选择信号TMEN_P0的操作相同，惟选择单元31、32及42的操作除外。
[0139] 图10为根据本发明的第二实施例的多端口存储器装置的方块图。与第一实施例相比，第二实施例可减少并行I/O垫的数目。
[0140] 与根据第一实施例的多端口存储器装置相同，根据第二实施例的多端口存储器装置包括：多个串行I/O垫，其包括诸如TX0+、TX0-、TX1+及TX1-的传输垫，及诸如RX0+、RX0-、RX1+及RX1的接收垫；第一存储组BANK0至第四存储组BANK3；第一端口PORT0与第二端口PORT1；测试端口TPORT；第一选择单元31及第二选择单元32；及第一全局输入/输出(I/O)数据总线GIO_IN与第二全局输入/输出(I/O)数据总线GIO_OUT。然而，第二实施例的多端口存储器装置仅包括测试接收垫T<0:1>，且相应地改变第一端口 PORT0与第二端口PORT1的结构。
[0141] 具体而言，在测试模式期间不使用多个串行I/O垫TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-，以便将其用作为第一测试接收垫IN<0:3>及测试传输垫OUT<0:3>。亦即，在测试模式期间，将传输垫TX0+、TX0-、TX1+及TX1-用作为测试传输垫OUT<0:3>，且将接收垫RX0+、RX0-、RX1+及RX1-用作为第一测试接收垫IN<0:3>。另外，必须相应地改变第一端口PORT0与第二端口PORT1的结构。
[0142] 图11为图10所说明的第一端口PORT0的电路图。
[0143] 除第二实施例的第一端口PORT0包括两个差动输出驱动器之外，第二实施例的第一端口PORT0具有与第一实施例的第一端口PORT0的结构相同的结构。具体而言，与图6所示第一实施例的第一端口PORT0相同，第二实施例的第一端口PORT0包括普通差动驱动器151、串行器152、输入锁存器153、时钟产生器154、取样器155、解串器156及数据输出单元157。此外，第二实施例的第一端口PORT0进一步包括测试差动驱动器158，其用于在测试模式期间将藉由串行器152串行化及输出的单元数据输出至测试端口TPORT。 [0144] 图10及图11所示测试信号“TXP0”及“TXN0”为在测试模式期间自存储组输出的单元数据(cell data)。测试信号“TXP0”及“TXN0”为与图4至图7所示第一测试数据信号对TX0+及TX0-相同的信号，且其不同于在正常模式期间自普通差动驱动器151输出的输出信号TX0+及TX0-。
[0145] 测试差动驱动器158响应于自图4所示测试模式判定单元41输出的测试模式启用信号TMEN而运作。亦即，由于以逻辑电平“高”启动测试模式启用信号TMEN，所以测试差动驱动器158在测试模式期间运作。另一方面，普通差动驱动器151响应于反相的测试模式启用信号TMENB而运作。亦即，普通差动驱动器151基于具有逻辑电平“低”的反相测试模式启用信号TMENB而变成高阻抗状态，以便在测试模式期间不将藉由串行器152输出的单元数据经由传输垫TX0+及TX0-而传送至外部装置。
[0146] 图12为图10所说明的第二端口PORT1的电路图。
[0147] 第二实施例的第二端口PORT1的结构相同于第一实施例的第二端口PORT1结构，惟第二实施例的第二端口PORT1包括两个差动输出驱动器除外。具体而言，第二实施例的第二端口PORT1包括普通差动驱动器161、串行器162、输入锁存器163、时钟产生器164、取样器165、解串器166及数据输 出单元167。此外，第二实施例的第二端口PORT1进一步包括测试差动驱动器168，其用于在测试模式期间将藉由串行器162串行化及输出的单元数据输出至测试端口TPORT。
[0148] 图10及图12所示的测试信号“TXP1”及“TXN1”为在测试模式期间自存储组输出的单元数据。测试信号“TXP1”及“TXN1”为与图4、图5、图8及图9所示的第二测试数据信号对TX1+及TX1-相同的信号，且其不同于在正常模式期间自普通差动驱动器161输出的输出信号TX1+及TX1-。
[0149] 测试差动驱动器168响应于自图4所示测试模式判定单元41输出的测试模式启用信号TMEN而运作。亦即，由于以逻辑电平“高”启动测试模式启用信号TMEN，所以测试差动驱动器168在测试模式期间运作。另一方面，普通差动驱动器161响应于反相的测试模式启用信号TMENB而运作。亦即，普通差动驱动器161基于具有逻辑电平“低”的经反相测试模式启用信号TMENB而变成高阻抗状态，以便在测试模式期间不将藉由串行器162输出的单元数据传送至传输垫TX1+及TX1-。
[0150] 同时，根据第二实施例，图4所示测试端口TPORT的测试数据输出单元435包括一输出驱动器，其在正常模式期间变成高阻抗状态，以便不将任何信号传送至传输垫TX0+、TX0-、TX1-及TX1-。相应地，该输出驱动器可响应于经反相的测试模式启用信号TMENB而运作。
[0151] 图3及图10所示第一及第二全局I/O数据总线GIO_IN及GIO_OUT可包括锁存器，其用于在端口与存储组之间稳定地传送信号。
[0152] 为便于阐述，在本发明的第一及第二实施例中，将处理数据的单位设定为4位元单位。相应地，第一及第二实施例的多端口存储器装置为每一端口分配四个全局I/O数据总线。另外，根据第一实施例的多端口存储器装置包括四个并行I/O垫。然而，可相应地改变全局I/O数据总线的数目及并行I/O垫的数目。
[0153] 根据本发明，经由串行I/O接口执行与外部装置的数据通信的多端口存储器装置可测试DRAM核心而无需额外的高速测试装置，藉此藉由使用现有DRAM装置的测试环境而节省成本。
[0154] 而且，在执行低速测试(例如，晶圆测试)中，多端口存储器装置可在内部以高速运作，藉此可稳定地对其进行测试。
[0155] 根据本发明的第二实施例，可在以高速测试多端口存储器装置的DRAM 核心期间，最小化并行I/O垫的增加。
[0156] 本申请案含有与在2005年9月29日及2006年4月11日于韩国知识产权局(Korean Intellectual Property Office)申请的韩国专利申请案第2005-90916 &2006-32947号有关的主题，这些申请案的全文以引用的方式并入本文中。 [0157] 虽然已参考某些较佳实施例描述本发明，但本领域技术人员可明显看出，可在不偏离以下申请专利范围中所界定的本发明的精神及范畴的情况下，进行各种改变及修改。
