为了提供一种具有优良数据保持特性的非易失性存储器及其制造技术，将多晶硅膜(7)和绝缘膜(8)相继地淀积在栅绝缘膜(6)上，对多晶硅膜(7)和绝缘膜(8)进行构图以形成栅电极(7A、7B)，并且然后将包括氧化硅膜的侧壁间隔层(1 2)形成在栅电极(7A、7B)的侧壁上。此后，通过由等离子体CVD方法在衬底(1)上淀积氮化硅膜(19)，来防止栅电极(7A、7B)与氮化硅膜(19)直接接触。
半导体器件及其制造方法
技术领域
[0001] 本发明涉及一种半导体器件及其制造方法，且特别地涉及一种可有效地用于具有如闪速EEPROM(电可擦除可编程只读存储器；此后称作闪存)的非易失性存储器的半导体器件的技术。
背景技术
[0002] 例如，存在一种制造半导体器件的技术(例如，参考专利文献1)，其中：通过在硅衬底上从下层起叠置栅氧化物膜、栅电极和补偿(offset)氧化物膜来形成栅电极图形；然后在栅电极图形的侧壁上形成侧壁且之后对补偿氧化物膜进行刻蚀；然后对硅衬底进行杂质的离子注入用于激活，由此形成杂质扩散层，同时提高了栅电极的电导率，使得栅电极和杂质扩散层的表面区域形成为硅化物，且之后形成用于覆盖该区域的绝缘膜；然后对绝缘膜进行刻蚀，使得该膜保留填充侧壁之间的空间，但不保留在杂质扩散层的表面区域上所形成的硅化物上；然后以覆盖侧壁之间的绝缘膜的方式顺序地形成SiN膜和层间绝缘膜；且然后在层间绝缘膜中形成穿透到杂质扩散层的接触孔；由此作为一系列工艺执行了硅化物技术和SAC(自对准接触)技术，因而实现了高速和高集成度。
[0003] [专利文献1] JP-A-9-289249。
发明内容
[0004] 发明人在不对形成互补MISFET的制造工艺添加不同工艺的情况下，研究了形成非易失性存储器的技术。在这种研究过程中，发明人发现了以下问题。
[0005] 即，在发明人所研究的非易失性存储器中，如图54中所示，金属硅化物层102形成在数据存储晶体管(此处，假设为n沟道型)的浮动栅电极101的表面上，且氮化硅膜103以覆盖半导体衬底表面同时接触到金属硅化物层表面的方式形成。当通过热CVD工艺形成氮化硅膜103时，由于在这种膜形成期间的热而使引入到半导体衬底中的杂质扩散，并可以改变器件特性，因此使用等离子体增强CVD工艺。此外，即使在使用等离子体增强CVD工艺的情况下，当NH3(氨)气体用作淀积气体时，也会担心其影响器件特性。因此，使用SiH4(硅烷)和N2(氮)的混合物的等离子体分解的方法。然而，在SiH4(硅烷)和N2(氮)的混合物的等离子体分解方法的情况中，易于在膜形成的初始阶段形成富硅膜。因此，往往将氮化硅膜103形成为关于金属硅化物层102、侧壁间隔层104和半导体衬底的界面处的富硅薄膜。因而，电荷的泄漏往往发生在界面处。因此，存在以下问题：在浮动栅电极101中所存储的电荷通过氮化硅膜103的下界面从金属硅化物102穿透到n型半导体区域105(源极或漏极)，并由此通过电连接到n型半导体区域105的塞(plug)105而放电，因而降低了非易失性存储器的数据保持特性。
[0006] 本发明的一个目的是提供一种具有优良数据保持特性的非易失性存储器，以及一种制造该存储器的技术。
[0007] 通过对说明书和附图的描述，将使本发明的以上和其它目的以及新颖特征变得清楚。
[0008] 在本申请中所公开的发明中，典型发明的概要简要描述如下。
[0009] 一种根据本发明的半导体器件，包括：
[0010] 非易失性存储单元，具有在半导体衬底上所形成的第一栅电极，[0011] 其中第一绝缘膜形成在第一栅电极的侧壁上，
[0012] 第二绝缘膜形成在第一栅电极上，
[0013] 非易失性存储单元具有在存在第一绝缘膜和第二绝缘膜的情况下在半导体衬底上所淀积的第三绝缘膜，以及
[0014] 第三绝缘膜的刻蚀选择比与第一绝缘膜和第二绝缘膜中每一个的刻蚀选择比不同。
[0015] 此外，在该半导体器件中：
[0016] 第一绝缘膜和第二绝缘膜包括作为主要成分的氧化硅，以及
[0017] 第三绝缘膜包括作为主要成分的氮化硅。
[0018] 根据本发明的制造半导体器件的方法是一种制造包括具有第一栅电极的非易失性存储单元的半导体器件的方法，所述方法包括：
[0019] (a)在第一栅电极上形成第一导电膜的步骤，
[0020] (b)在第一导电膜上形成第二绝缘膜的步骤，
[0021] (c)对第二绝缘膜和第一导电膜进行构图，以从第一导电膜形成第一栅电极并将第二绝缘膜留在第一栅电极上的步骤，
[0022] (d)在步骤(c)之后，将第一绝缘膜形成在第一栅电极和第二绝缘膜的侧壁上的步骤，以及
[0023] (e)在存在第一绝缘膜和第二绝缘膜的情况下在半导体衬底上形成第三绝缘膜的步骤，该第三绝缘膜的刻蚀选择比与第一绝缘膜和第二绝缘膜中每一个的刻蚀选择比不同。
[0024] 此外，在制造半导体器件的该方法中：
[0025] 第一绝缘膜和第二绝缘膜包括作为主要成分的氧化硅，以及
[0026] 第三绝缘膜包括作为主要成分的氮化硅。
[0027] 本发明的优势
[0028] 在本申请所公开的发明中，通过典型发明所获得的优势简要描述如下。
[0029] 可以提高半导体器件的可靠性。
[0030] 此外，可以防止非易失性存储器的数据保持特性降低。
附图说明
[0031] 图1是本发明实施例1的半导体器件的非易失性存储器中存储单元的等效电路图；
[0032] 图2是应用本发明实施例1的半导体器件的非易失性存储器的DRAM的矩阵选择救济(relief)电路图；
[0033] 图3是用于解释制造本发明实施例1的半导体器件的方法的相关部分的平面视图；
[0034] 图4是用于解释制造本发明实施例1的半导体器件的方法的相关部分的横截面视图；
[0035] 图5是用于解释制造本发明实施例1的半导体器件的方法的相关部分的横截面视图；
[0036] 图6是在图4后的半导体器件的制造工艺期间相关部分的横截面视图；
[0037] 图7是在图6后的半导体器件的制造工艺期间相关部分的横截面视图；
[0038] 图8是在图7后的半导体器件的制造工艺期间相关部分的横截面视图；
[0039] 图9是在本发明实施例1的半导体器件的制造工艺期间相关部分的平面视图；
[0040] 图10是在图8后的半导体器件的制造工艺期间相关部分的横截面视图；
[0041] 图11是在图10后的半导体器件的制造工艺期间相关部分的横截面视图；
[0042] 图12是在图11后的半导体器件的制造工艺期间相关部分的横截面视图；
[0043] 图13是在图12后的半导体器件的制造工艺期间相关部分的横截面视图；
[0044] 图14是在图13后的半导体器件的制造工艺期间相关部分的横截面视图；
[0045] 图15是在图14后的半导体器件的制造工艺期间相关部分的横截面视图；
[0046] 图16是在本发明实施例1的半导体器件的制造工艺期间相关部分的平面视图；
[0047] 图17是在图15后的半导体器件的制造工艺期间相关部分的横截面视图；
[0048] 图18是在图16后的半导体器件的制造工艺期间相关部分的平面视图；
[0049] 图19是在图17后的半导体器件的制造工艺期间相关部分的横截面视图；
[0050] 图20是在图18后的半导体器件的制造工艺期间相关部分的横截面视图；
[0051] 图21是在本发明实施例1的半导体器件的制造工艺期间相关部分的横截面视图；
[0052] 图22是用于解释制造本发明实施例2的半导体器件的方法的相关部分的横截面视图；
[0053] 图23是在图22后的半导体器件的制造工艺期间相关部分的横截面视图；
[0054] 图24是在图23后的半导体器件的制造工艺期间相关部分的横截面视图；
[0055] 图25是在图24后的半导体器件的制造工艺期间相关部分的横截面视图；
[0056] 图26是在图25后的半导体器件的制造工艺期间相关部分的横截面视图；
[0057] 图27是在图26后的半导体器件的制造工艺期间相关部分的横截面视图；
[0058] 图28是在图27后的半导体器件的制造工艺期间相关部分的横截面视图；
[0059] 图29是在图28后的半导体器件的制造工艺期间相关部分的横截面视图；
[0060] 图30是在图29后的半导体器件的制造工艺期间相关部分的横截面视图；
[0061] 图31是在图30后的半导体器件的制造工艺期间相关部分的横截面视图；
[0062] 图32是用于解释制造本发明实施例3的半导体器件的方法的相关部分的平面视图；
[0063] 图33是用于解释制造本发明实施例3的半导体器件的方法的相关部分的横截面视图；
[0064] 图34是在图33后的半导体器件的制造工艺期间相关部分的横截面视图；
[0065] 图35是在图34后的半导体器件的制造工艺期间相关部分的横截面视图；
[0066] 图36是在图35后的半导体器件的制造工艺期间相关部分的横截面视图；
[0067] 图37是在图36后的半导体器件的制造工艺期间相关部分的横截面视图；
[0068] 图38是在图37后的半导体器件的制造工艺期间相关部分的横截面视图；
[0069] 图39是在本发明实施例3的半导体器件的制造工艺期间相关部分的平面视图；
[0070] 图40是在图38后的半导体器件的制造工艺期间相关部分的横截面视图；
[0071] 图41是在图40后的半导体器件的制造工艺期间相关部分的横截面视图；
[0072] 图42是在图41后的半导体器件的制造工艺期间相关部分的横截面视图；
[0073] 图43是在图42后的半导体器件的制造工艺期间相关部分的横截面视图；
[0074] 图44是在图43后的半导体器件的制造工艺期间相关部分的横截面视图；
[0075] 图45是在图44后的半导体器件的制造工艺期间相关部分的横截面视图；
[0076] 图46是在图45后的半导体器件的制造工艺期间相关部分的横截面视图；
[0077] 图47是在图46后的半导体器件的制造工艺期间相关部分的横截面视图；
[0078] 图48是在图47后的半导体器件的制造工艺期间相关部分的横截面视图；
[0079] 图49是在本发明实施例3的半导体器件的制造工艺期间相关部分的平面视图；
[0080] 图50是在图48后的半导体器件的制造工艺期间相关部分的横截面视图；
[0081] 图51是在图49后的半导体器件的制造工艺期间相关部分的平面视图；
[0082] 图52是在图50后的半导体器件的制造工艺期间相关部分的横截面视图；
[0083] 图53是在本发明实施例3的半导体器件的制造工艺期间相关部分的横截面视图；以及
[0084] 图54是用于解释发明人所研究的半导体器件的相关部分的横截面视图。
具体实施方式
[0085] 此后，将根据附图详细地描述本发明的优选实施例。在用于描述实施例的所有附图中，用相同的参考标记来标注相同部件，且省略对它们的重复描述。
[0086] 实施例1
[0087] 图1是实施例1的半导体器件的非易失性存储器中存储单元的等效电路图，且由虚线所包围的区域对应于存储单元。在该电路中，多个非易失性存储元件PM1、PM2的浮动栅用作OR逻辑连接中的多个读出MISFET DM1、DM2的栅电极，并且在读出期间将非易失性存储元件PM1和PM2的控制栅cg设置为1.5V。两个非易失性存储元件PM1、PM2的浮动栅分别串联连接到读出MISFET DM1、DM2的栅电极。
[0088] 非易失性存储元件PM1和PM2分别具有MIS电容元件PM1b和PM2b、具有形成在其它半导体区域上的源极和漏极的MISFET PM1a和PM2a、以及栅电极，其中在所述MIS电容元件PM1b和PM2b中经由绝缘层在作为控制栅电极工作的半导体区域上提供电容电极。在存储单元的电路操作中，尽管由非易失性存储元件PM1和PM2的浮动栅通过电荷的存储操作来保持数据，但实际上，由于非易失性存储元件PM1和PM2的浮动栅还用作MISFET DM1和DM2的栅电极，所以电荷不仅存储在非易失性存储元件PM1和PM2的浮动栅中，而且存储在读出MISFET DM1和DM2的栅电极中。MIS电容元件PM1b和PM2b由MISFET结构的电容来配置，在该结构中源极、漏极和背栅(back gate)分别公用地连接。MIS电容元件PM1b和PM2b的电容电极分别公用地连接到MISFET PM1a、PM2a的栅电极，且由此作为浮动栅电极来工作。
[0089] 读出MISFET DM2的漏极经由n沟道MISFET TR3和TR4耦合到控制节点pu，且因此将在n沟道MISFET TR3和n沟道MISFET TR4之间的耦合节点r1的电位作为输出提供给写入/读取控制电路(图中省略)。MISFET PM1a和PM2a经由n沟道MISFET TR1和TR2耦合到控制节点wl。n沟道MISFET TR1至TR4的栅电极通过电源电压Vdd而偏置。
[0090] 接着，将描述图1中所示存储单元的操作。
[0091] 在数据写入期间，例如，将源极线sl和控制栅cg设置为9V，并将控制节点wl设置为0V，使得非易失性存储元件PM1和PM2导通，由此从源极线sl一侧向浮动栅执行热电子注入。
[0092] 在擦除操作中，例如，只有源极线sl施加有9V，使得通过隧道发射从浮动栅发射电子。
[0093] 在读出操作中，例如，控制节点pu施加有1.5V，并且控制栅cg也施加有1.5V，使得耦合节点rl的电位在随后阶段中通过闩锁电路(图中省略)而锁存，所述耦合节点rl的电位由对应于浮动栅上存储电荷的读出MISFET DM1、DM2的开关状态或互导状态而确定。在读出操作中，非易失性存储元件PM1和PM2的源极(源极线sl)和漏极(控制节点wl)的两侧都固定为0V。因此，在读出期间，弱的热电子可能无法从MISFET PM1a和PM2a注入到浮动栅中。这时，尽管从读出MISFET DM1和DM2到浮动栅可以自发地发生弱的热电子注入，但由于n沟道MISFET TR4和TR3以及读出MISFET DM2和DM1垂直叠置，所以读出MISFET DM1和DM2的漏极电压下降到控制节点pu的电压或更低。而且，由于在读出期间控制栅cg的控制电平也较低，所以可以估计出这种热电子注入小得基本上可以忽略。因而，可以降低非易失性存储元件PM1和PM2本身的误读出率(readout error rate)。
[0094] 作为上述非易失性存储器的一种应用，可以示例出，通过冗余对DRAM(动态随机存取存储器)的坏存储单元的救济。在这种情况下，图1中所示存储单元是单位数据单元，且集中多个单位数据单元，使得形成用于多个单位数据单元的非易失性存储元件的电程序电路(electric program circuit)，并且多个单位数据单元变为用于待救济电路的救济数据的存储电路。由此，可以提高坏单元救济的可靠性。
[0095] 而且，可以进一步地提供熔断器程序电路(fuse program circuit)，作为用于待救济电路的不同救济数据的存储电路，其用于依赖于根据熔断器元件的熔断状况状态来存储救济数据。通过熔断器程序电路来执行针对在晶片级所检测到的坏单元的救济，并将电程序电路用于在老化后所检测到的坏单元，由此可以提高救济效率。
[0096] 这里，图2示出了DRAM的矩阵选择救济电路图，用于解释通过冗余对DRAM的坏存储单元的救济。在图2所示的电路中，增加了用于写入控制的列解码器CLD、写入驱动器WTD、行解码器LWD以及字驱动器WDD，以代替前面实施例1中的具有非易失性存储元件的激光熔化熔断器。对非易失性存储元件执行写入，由此可以实现等同于熔断器熔断的状态，且读出操作可以是与在前面的激光熔化熔断器的情况下相同的操作。从外部供给写入所需的电源电压Vpp。将具有图1中所述基本配置的存储单元MC设成8行和5列的矩阵，通过列解码器CLD和行解码器LWD逐一地对其进行选择，使得能够写入。写入数据线s10至s14(对应于源极线s1(参考图1))连接到写入驱动器WTD，且写入字线w10至w17(对应于控制节点w1(参考图1))连接到字驱动器WDD。在写入操作期间，列解码器CLD对列地址信号CADD进行解码，以生成写入数据线s10至s14的选择信号，使得所选写入数据线由写入驱动器WTD来驱动。通过用于对行地址信号RADD进行解码的行解码器LWD，可以将写入操作期间对写入字线w10至w17的选择指向字驱动器WDD。通过矩阵选择信号MS0至MS4，在按列所选的8个存储单元MC中执行读出。将读出数据作为救济地址数据CRA0至CRA7供给到地址比较电路ACC，并与此时存取地址信号的对应8位进行比较，并将比较结果YSEN和YR用于冗余的选择控制。
[0097] 接下来，使用图3至图20结合存储器的制造工艺来描述实施例1的非易失性存储器的结构。在图3至图20中的各个平面视图示出了单个存储单元。在每个横截面视图中，标有参考标记A的部分表示沿着对应平面视图的线A-A的存储单元的横截面，标有参考标记B的部分表示沿着对应平面视图的线B-B的存储单元的横截面，标有参考标记C的部分表示沿着对应平面视图的线C-C的存储单元的横截面，而其它部分表示外围电路区域(第一区域)的一部分的横截面。在每个平面视图中，只示出了配置存储单元的主要导电层和它们的连接区域，并且通常省略了在导电层之间形成的绝缘膜等。尽管通过配置外围电路的n沟道MISFET和p沟道MISFET形成了X解码器电路、Y解码器电路、读出放大器(sense amplifier)电路、输入/输出电路和逻辑电路，但它们并非限制性的，还可以形成诸如微处理器或CPU的逻辑电路。
[0098] 首先，如图3和图4中所示，在包括例如p型单晶硅的半导体衬底(此后，简称为衬底)1的主表面上的元件隔离区域中形成元件隔离槽2。为了形成元件隔离槽2，例如通过对衬底1的主表面执行干法刻蚀来形成槽，然后通过CVD(化学汽相淀积)工艺在包括槽内部的衬底1上淀积诸如氧化硅膜3的绝缘膜，然后通过化学机械抛光(CMP)工艺对槽外不需要的氧化硅膜3进行抛光并去除，由此将氧化硅膜3留在槽内。形成元件隔离槽2，由此在存储阵列的衬底1的主表面上形成有源区域，该有源区域的外围通过元件隔离槽2来限定。
[0099] 接着，例如，对衬底1的一部分进行n型杂质(例如，P(磷))的离子注入，并对衬底的不同部分进行p型杂质(例如，B(硼))的离子注入，然后对衬底1进行热处理，以将杂质扩散到衬底1中，由此将p型阱4和n型阱5形成在衬底1的主表面上。
[0100] 尽管在实施例1中描述了通过元件隔离槽2来限定有源区域的例子，但也可以通过形成图5中所示场绝缘膜3A代替元件隔离槽2来限定有源区域。这种场绝缘膜3A可以通过所谓LOCOS(硅的局部氧化)工艺来形成，其中将作为抗氧化膜的氮化硅膜的图形形成在衬底1的待成为有源区域的表面上，然后将衬底1的表面热氧化。此后，在实施例1中，使用通过元件隔离槽2来限定有源区域的情况中的横截面视图来进行描述。
[0101] 接着，如图6中所示，将衬底1热氧化以形成栅绝缘膜6，其包括例如p型阱4和n型阱5的各表面上的氧化硅。然后，通过例如CVD工艺形成多晶硅膜7作为栅绝缘膜6上的第一导电膜，且然后通过例如CVD工艺将包括氧化硅膜等的绝缘膜(第二绝缘膜)8淀积在多晶硅膜7的上部上。在形成绝缘膜8之前，已经利用呈现n型导电类型的杂质对在p型阱4上所形成的多晶硅膜7进行了注入，并且已经利用呈现p型导电类型的杂质对在n型阱5上所形成的多晶硅膜7进行了注入。
[0102] 接着，如图7所示，使用已通过光刻技术进行构图的光致抗蚀剂膜(图中省略)作为掩膜，通过干法刻蚀将外围电路区域中的绝缘膜8去除。然后，如图8中所示，通过例如CVD工艺将绝缘膜(第五绝缘膜)9淀积在衬底1上，该膜包括具有约10nm或更大厚度的氧化硅膜。
[0103] 接着，如图9和图10中所示，使用已通过光刻技术进行构图的光致抗蚀剂膜(图中省略)作为掩膜，通过干法刻蚀对绝缘膜9和8进行构图。这时，尽管在存储单元区域(A-A，B-B和C-C)和外围电路区域之间，多晶硅膜7上的绝缘膜9和8的厚度不同，但由于多晶硅膜7用作刻蚀停止层，所以可以将包括绝缘膜9和8的帽层膜形成在存储单元区域(A-A，B-B和C-C)中，以及将包括绝缘膜9的帽层膜形成在外围电路区域中。然后，对多晶硅膜7进行干法刻蚀，以使用帽层膜作为掩膜来进行构图，从而形成栅电极7A、7B、7C和7D。栅电极(第一栅电极)7A用作MISFET PM1a的浮动栅电极(参考图1)、读出MISFET DM1的栅电极(参考图1)和MIS电容元件MP1b的电容电极(参考图1)。栅电极7B(第一栅电极)用作MISFETPM2a的浮动栅电极(参考图1)、读出MISFET DM2的栅电极(参考图1)和MIS电容元件MP2b的电容电极(参考图1)。栅电极7C用作n沟道MISFET TR1至TR4的栅电极。栅电极7D(第二栅电极)用作在外围电路区域中所形成的MISFET的栅电极。
[0104] 接着，如图11中所示，例如，对p型阱4和n型阱5部分地进行以磷或砷为n型杂-质的离子注入，由此形成浓度相对较低的n 型半导体区域10，并对n型阱5进行以硼为p-
型杂质的离子注入，由此形成浓度相对较低的p 型半导体区域11。为了将在外围电路区域中所形成的MISFET PM1a和PM2a、读出MISFET DM1和DM2、n沟道MISFET TR1至TR4和n-
沟道MISFET的各个源极和漏极制成LDD(轻掺杂漏极)结构，形成该n 型半导体区域10。
-
此外，为了对MIS电容元件PM1 b和PM2b的控制栅cg的一部分进行配置，形成该n 型半导体区域10。为了将在外围电路区域中所形成的p沟道MISFET的源极和漏极制成LDD结-
构，形成该p 型半导体区域11。
[0105] 接着，通过CVD工艺将氧化硅膜淀积在衬底1上，然后对氧化硅膜和绝缘膜9进行各向异性刻蚀，由此在栅电极7A、7B、7C和7D以及绝缘膜8的侧壁上形成侧壁间隔层(第一绝缘膜)12。这时，当氧化硅膜形成为侧壁间隔层12时，将作为帽层膜的绝缘膜9去除并使栅电极7D的表面暴露在外围电路区域中，然而，在存储单元区域(A-A，B-B和C-C)中，将作为帽层膜的绝缘膜9和8刻蚀到通过刻蚀仅去除绝缘膜9的程度，并形成为其中绝缘膜8留在栅电极A和B上的结构。这是，即使还有些绝缘膜9留在绝缘膜8上，也不会对MISFET特性造成任何问题。
[0106] 即，作为帽层膜的绝缘膜8(或绝缘膜9和8)留在存储单元区域中的栅电极A和B上，而去除n沟道MISFET TR1至TR4的栅电极7C和外围电路区域中的栅电极7D上作为帽层膜的绝缘膜9。
[0107] 接着，如图12中所示，对p型阱4和n型阱5部分地进行以磷或砷为n型杂质的离+子注入，由此形成浓度相对较高的n 型半导体区域14，并对n型阱5进行以硼为p型杂质+ +
的离子注入，由此形成浓度相对较高的p 型半导体区域15。n 型半导体区域14配置在外围电路区域中所形成的MISFET PM1a和PM2a、读出MISFET DM1和DM2、n沟道MISFET TR1至TR4和n沟道MISFET的各个源极和漏极。此外，为了对MIS电容元件PM1b和PM2b的控+ +
制栅cg进行配置，形成了n 型半导体区域14。p 型半导体区域15配置在外围电路区域中+
所形成的p沟道MISFET的源极和漏极。在存储单元的n型阱5中所形成的n 型半导体区域14用作控制栅cg(参考图1)。
[0108] 接着，如图13中所示，形成硅化物层18。在硅化物层18的形成中，首先，例如通过溅射工艺将Co(钴)膜淀积在衬底1上。然后，对衬底1进行热处理，以在外围电路区域中Co膜与栅电极7D之间的界面和在Co膜与衬底1之间的界面处引起硅化物反应，然后通过+刻蚀来去除未反应的Co膜。由此，在栅电极7D的表面以及源极和漏极的表面(n 型半导体+
区域14和p 型半导体区域15)上形成了硅化物层18(CoSi2)。尽管没有示出，但也在栅电+
极7C的表面上形成了硅化物层18。而且，在存储单元区域中，还在n 型半导体区域14的表面上形成了硅化物层18。这里，由于作为帽层膜的绝缘膜8留在栅电极7A、7B上，所以没有形成硅化物层18。尽管在实施例1中Co(钴)被示例为硅化物层18的材料，但该材料不限于此，还可以使用Ti(钛)、W(钨)、Ni(镍)等。
[0109] 作为以上步骤的结果，形成非易失性存储元件PM1、PM2(参考图1)的MISFET PM1a、PM2a(参考图1)和MIS电容元件PM1b、PM2b(参考图1)、读出MISFET DM1、DM2(参考图1)以及n沟道MISFET TR1至TR4(参考图1)形成在存储单元中，而p沟道MISFET Qp和n沟道MISFET Qn形成在外围电路区域中。在存储单元中，MIS电容元件PM1a是使用衬底1(n型阱5)和n型阱5上的栅电极7A作为电容电极并使用栅绝缘膜6作为电容绝缘膜的电容元件。MIS电容元件PM2b是使用衬底1(n型阱5)和n型阱5上的栅电极7B作为电容电极并使用栅绝缘膜6作为电容绝缘膜的电容元件。
[0110] 接着，如图14中所示，以覆盖栅电极7A、7B、7C和7D、绝缘膜9和8以及侧壁间隔层12的方式，通过等离子体增强CVD工艺在衬底1上淀积氮化硅膜(第三绝缘膜)19。氮化硅膜19如此工作，使得当在随后步骤中在衬底1上形成层间绝缘膜并在层间绝缘膜中形+ +成接触孔(该接触孔穿透到n 型半导体区域14和p 型半导体区域15的每一个)时，通过增加对由氧化硅膜形成的侧壁间隔层12的刻蚀选择比来防止这些接触孔穿透到栅电极
7A、7B、7C和7D。而且，氮化硅膜19有防止硅化物层18的表面由于过刻蚀而减少的作用。
即，氮化硅膜19起刻蚀停止膜的作用。
[0111] 当通过热CVD工艺来形成氮化硅膜19时，在该膜形成期间，通过热来扩散引入到衬底1中的杂质，因而可以改变在实施例1的半导体器件中所包括的器件的特性。因此，优选地使用等离子体增强CVD工艺，相对于前述的热CVD工艺，通过等离子体增强CVD工艺可以在低温下形成膜。此外，即使在使用等离子体增强CVD的情况下，当NH3气体用作淀积气体时，也会担心其影响器件的特性。因此，可以示例出SiH4(硅烷)和N2(氮)的混合物的等离子体分解的方法。当用化学反应式来表示等离子体分解时，给出SiH4+N2→SixNy+zH2(x、y或z是整数)。
[0112] 在通过该方法来形成氮化硅膜19的情况下，容易在膜形成的初始阶段形成富硅膜。当这种氮化硅膜19处在电连接到形成非易失性存储元件PM1和PM2的MISFET PM1a和PM2a的栅电极7A和7B的状况中时，由于电荷往往在富硅膜的部分中泄漏，所以在作为非易失性存储元件PM1和PM2的浮动栅电极的栅电极7A和7B中所存储的电荷会从氮化硅+膜19和栅电极7A、7B之间的界面泄漏，且电荷会到达n 型半导体区域14，并由此从电连接+
到n 型半导体区域14的塞(在后面步骤中所形成)放电。即，担心会降低非易失性存储器的数据保持特性。
[0113] 另一方面，在实施例1中，将由氧化硅膜(与氮化硅膜19相比为高度绝缘)形成的侧壁间隔层12或绝缘膜8形成在氮化硅膜19和栅电极7A、7B之间，与氮化硅膜19相比氧化硅膜几乎不允许电荷泄漏。即，经由绝缘膜8或侧壁间隔层12将作为刻蚀停止膜的氮化硅膜19形成在栅电极7A、7B上，其中绝缘膜8或侧壁间隔层12是与氮化硅膜19相比为高度绝缘的氧化硅膜。因此，由于存储在栅电极7A、7B中的电荷几乎不泄漏，所以可以防止实施例1的非易失性存储器的数据保持特性降低。即，可以提高半导体器件的可靠性。
[0114] 接着，如图15中所示，作为覆盖MISFET PM1a和PM2a、MIS电容元件PM1b和PM2b、读出MISFET DM1和DM2、n沟道MISFETTR1至TR4、p沟道MISFET Qp以及n沟道MISFET Qn的绝缘膜，例如通过CVD工艺来淀积氧化硅膜20，并且然后通过化学机械抛光工艺将氧化硅膜20的表面平坦化。
[0115] 接着，如图16和图17中所示，使用光致抗蚀剂膜作为掩膜，对氧化硅膜20进行干+ +法刻蚀，由此形成接触孔21，其穿透到n 型半导体区域14和p 型半导体区域15的每一个。
这时，氮化硅膜19在对刻蚀氧化硅膜20时用作刻蚀停止膜。然后，在接触孔21内形成塞
22。为了形成塞22，例如，通过溅射工艺将Ti(钛)膜和TiN(氮化钛)膜淀积在氧化硅膜
20上且包括接触孔21内部，然后通过CVD工艺淀积作为金属膜的TiN膜和W(钨)膜，然后通过化学机械抛光工艺去除接触孔21外的W膜、TiN膜和Ti膜。
[0116] 接着，如图18和图19中所示，将多个布线23形成在氧化硅膜20和塞22上。为了形成布线23，例如，通过溅射工艺在氧化硅膜20上顺序地淀积Ti膜、Al(铝)合金膜和TiN膜，然后使用光致抗蚀剂膜作为掩膜通过干法刻蚀对Ti膜、Al(铝)合金膜和TiN膜进行构图。布线23包括待电连接到控制栅cg(参考图1)的布线和待成为源极线sl(参考图1)的布线。
[0117] 接着，如图20中所示，例如，将氧化硅膜(图中省略)淀积在衬底1上作为层间绝缘膜，然后在氧化硅膜中形成穿透到布线23的接触孔，并且然后在接触孔中形成类似塞22的塞25。然后，在氧化硅膜和塞上形成多个布线26，从而制造本实施例的半导体器件。布线26可以在布线23的同一步骤中形成。布线26包括：电连接到耦合节点rl(参考图1)的布线，电连接到电源电压Vdd(参考图1)的布线，电连接到控制节点pu(参考图1)的布线，电连接到控制节点wl(参考图1)的布线，以及电连接到参考电位Vss(参考图1)的布线。
[0118] 尽管在实施例1中描述了由多晶硅膜7形成栅电极7A、7B、7C和7D的情况，但如图21中所示，栅电极7A、7B、7C和7D可以由多晶硅膜7和WSi(硅化钨)膜7F的叠置膜形成，并且在该情况下也可以获得类似效果。在这种情况下，可以省略硅化物层18(例如，参考图13)。
[0119] 实施例2
[0120] 接下来，使用图22至图31结合存储器的制造工艺来描述实施例2的非易失性存储器的结构。由于实施例2的非易失性存储器的存储单元的平面结构与实施例1中所示存储单元的平面结构基本相同，所以在实施例2中省略平面结构。在图22至图31中所示的每个横截面视图中，标有参考标记B的部分示出了在实施例1中所使用的每个平面视图中沿着线B-B的存储单元的横截面，标有参考标记C的部分示出了在实施例1中所使用的每个对应平面视图中沿着线C-C的存储单元的横截面，而其它部分示出了外围电路区域部分的横截面。在图22至图31中所示的外围电路区域中，形成配置外围电路的n沟道MISFET和p沟道MISFET，以及电阻元件。即，在以图22为例子的描述中，从图22的左侧起示出了沿着每个平面视图的线B-B的存储单元的横截面视图、沿着每个平面视图的线C-C的存储单元的横截面视图、其中形成了n沟道MISFET和p沟道MISFET的外围电路区域、以及电阻元件形成区域。
[0121] 实施例2的非易失性存储器的制造工艺具有与在实施例1中使用图3至图6来描述的步骤相同的步骤(参考图22)。此后，如图23中所示，使用已通过光刻技术构图的光致抗蚀剂膜(图中省略)作为掩膜，通过干法刻蚀，对绝缘膜(第六绝缘膜)8进行构图。使用经过构图的绝缘膜8作为掩膜，对多晶硅膜7进行构图，从而形成栅电极7A(参考图9和图10)、7B、7C(参考图10)和7D，以及电阻元件7R。电阻元件7R形成在氧化硅膜3上。即，在形成存储单元区域中的n沟道MISFET TR1至TR4的栅电极7A、7B和栅电极7C以及在外围电路区域中的栅电极7D的步骤中，形成电阻元件7R。由此可以简化制造工艺，并可以防止掩膜数目的增加。
[0122] 接着，如图24中所示，例如，对p型阱4进行以磷或砷为n型杂质的离子注入，由此-形成浓度相对较低的n 型半导体区域10，并对n型阱5进行以硼为p型杂质的离子注入，-
由此形成浓度相对较低的p 型半导体区域11。
[0123] 接着，如图25中所示，通过CVD工艺在衬底1上淀积氧化硅膜，然后对氧化硅膜进行各向异性刻蚀，由此在栅电极7A、7B、7C和7D以及电阻元件7R的侧壁上形成侧壁间隔层12。通过在形成侧壁间隔层12时的各向异性刻蚀，去除了在栅电极7A、7B、7C和7D以及电阻元件7R上所形成的绝缘膜8。
[0124] 接着，对p型阱4进行以磷或砷为n型杂质的离子注入，由此形成浓度相对较高+的n 型半导体区域14，并对n型阱5进行以硼为p型杂质的离子注入，由此形成浓度相对+ +
较高的p 型半导体区域15。n 型半导体区域14配置在外围电路区域中所形成的MISFET PM1a(参考图1)和PM2a(参考图1)、读出MISFET DM1(参考图1)和DM2(参考图1)、n沟+
道MISFET TR1至TR4(参考图1)以及n沟道MISFET的各个源极和漏极。此外，形成n 型+
半导体区域14，用于配置MIS电容元件PM1b和PM2b的控制栅cg。p 型半导体区域15配置在外围电路区域中所形成的p沟道MISFET的源极和漏极。
[0125] 接着，如图26中所示，通过CVD工艺在衬底1上淀积厚度约10nm或更厚的氧化硅膜(第二绝缘膜)9A。然后，如图27中所示，使用已通过光刻技术构图的光致抗蚀剂膜(图中省略)作为掩膜，通过干法刻蚀对绝缘膜9A进行构图。由此，将绝缘膜9A留在栅电极7A、7B和7C(参考图10)以及电阻元件7R的顶部和侧部上。在电阻元件7R上的绝缘膜9A中形成穿透到电阻元件7R的开口9B。这里，为了形成在后续步骤中在电阻元件7R的表面上所形成的硅化物层18而提供开口9B。即，在实施例2中，在形成为在电阻元件7R上提供开口9B而形成的绝缘膜9A的步骤中，将绝缘膜9A形成在存储单元区域中的栅电极7A和
7B上。由此可以简化制造工艺，并可以防止掩膜数目的增加。
[0126] 接着，如图28中所示，形成硅化物层18。形成硅化物层18的方法与实施例1中的方法相同：首先，例如通过溅射工艺将Co膜淀积在衬底1上。然后，对衬底1进行热处理，以在外围电路区域中在Co膜和栅电极7D之间的界面、在开口9B的底部上的Co膜和电阻元件7R之间的界面以及在Co膜和衬底1之间的界面处，引起硅化物反应，然后通过刻蚀将未反应的Co膜去除。由此，将作为硅化物层的硅化物层18形成在栅电极7D的表面、+ +开口9B的底部上的电阻元件7R的表面以及源极和漏极(n 型半导体区域14和p 型半导体区域15)的表面上。作为以上步骤的结果，在存储单元中形成了形成非易失性存储元件PM1(参考图1)、PM2(参考图1)的MISFET PM1a(参考图1)、PM2a(参考图1)和MIS电容元件PM1b(参考图1)、PM2b(参考图1)、读出MISFET DM1(参考图1)、DM2(参考图1)以及n沟道MISFET TR1至TR4(参考图1)，并且在外围电路区域中形成了p沟道MISFET Qp和n沟道MISFET Qn。
[0127] 接着，如图29中所示，通过等离子体增强CVD工艺将氮化硅膜19淀积在衬底1上。类似于实施例1，可以在实施例2中示例出这种方法，其中通过使用SiH4和N2作为淀积气体并执行淀积气体的等离子体分解来形成氮化硅膜19。
[0128] 同样在实施例2中，在氮化硅膜19与栅电极7A和7B之间形成由氧化硅膜(与氮化硅膜19相比高度绝缘)制成的侧壁间隔层12或绝缘膜9A，和氮化硅膜19相比，侧壁间隔层12或绝缘膜9A几乎不允许电荷的泄漏。在栅电极7A和7B的侧部，侧壁间隔层12和绝缘膜9A在氮化硅膜19与栅电极7A、7B之间以叠置状态布置。因此，由于几乎不允许在栅电极7A、7B中所存储的电荷泄漏，所以可以进一步确实地防止实施例2的非易失性存储器的数据保持特性降低。即，可以提高半导体器件的可靠性。
[0129] 接着，如图30中所示，通过例如CVD工艺在衬底1上淀积氧化硅膜20，然后通过化学机械抛光工艺将氧化硅膜20的表面平坦化。然后，如图31中所示，使用光致抗蚀剂膜作+ +为掩膜对氧化硅膜20进行干法刻蚀，由此形成接触孔21，其穿透到n 型半导体区域14、p型半导体区域15和电阻元件7R的每一个。这时，氮化硅膜19在氧化硅膜20的刻蚀中起刻蚀停止膜的作用。然后，在接触孔21内形成类似于实施例1中所示塞22(参考图16和图17)的塞22。然后，在氧化硅膜20和塞22上形成类似于实施例1中所示的布线23(参考图18和图19)的多个布线23。此后，通过与实施例1中使用图20所描述的步骤相同的步骤，制造实施例2的半导体器件。
[0130] 根据实施例2，可以获得与实施例1相同的效果。
[0131] 此外，根据实施例2，在存储单元区域和外围电路区域中形成MISFET的栅电极的步骤中，可以同时地形成电阻元件。而且，可以在形成为在电阻元件7R上提供开口9B而形成的绝缘膜9A的步骤中，在存储单元区域中的栅电极7A和7B上形成绝缘膜9A。由此，可以简化制造工艺，并防止掩膜数目的增加。
[0132] 实施例3
[0133] 使用图32至图52结合存储器的制造工艺来描述实施例3的非易失性存储器的结构。在图32至图52中所示的每个横截面视图中，标有参考标记A的部分示出了对应平面视图中沿着线A-A的存储单元的横截面，标有参考标记B的部分示出了在对应平面视图中沿着线B-B的存储单元的横截面，而其它部分示出了外围电路区域的部分的横截面。在图32至图52中所示的外围电路区域中，形成配置外围电路、电容元件和电阻元件的n沟道MISFET。在配置外围电路的p沟道MISFET中，仅改变了导电类型，而结构基本和n沟道MISFET相同，因此在实施例3的每个截面视图中省略了形成p沟道MISFET的区域。
[0134] 首先，根据与实施例1中使用图3和图4所描述的步骤相同的步骤来形成元件隔离槽2、p型阱4和n型阱5(参考图32和图33)。
[0135] 接着，如图34中所示，将衬底1热氧化，从而在p型阱4和n型阱5的各个表面上形成包括例如氧化硅的栅绝缘膜6。然后，通过例如CVD工艺在栅绝缘膜6上形成多晶硅膜7作为导电膜。然后，在多晶硅膜7上形成绝缘膜(第四绝缘膜)ONO。通过从下层顺序地淀积约5nm厚的氧化硅膜、约20nm厚的氮化硅膜以及约5nm厚的氧化硅膜，形成该绝缘膜ONO。
[0136] 接着，如图35中所示，使用光致抗蚀剂膜作为掩膜，通过刻蚀来对绝缘膜ONO和多晶硅膜7进行构图。由此将绝缘膜ONO和多晶硅膜7留在存储单元区域和外围电路区域中形成电容元件的区域中，而在其它区域中去除。这时，在外围电路区域中形成电容元件的区域中所留下的多晶硅膜7用作电容元件的下电极(第一电容电极)KD。
[0137] 接着，如图36中所示，通过例如CVD工艺在衬底1上淀积多晶硅膜(第二导电膜)7S。然后，如图37所示，通过例如CVD工艺在多晶硅膜7S上淀积绝缘膜8。
[0138] 接着，如图38所示，使用光致抗蚀剂膜作为掩膜通过刻蚀对待成为帽层膜的绝缘膜8进行构图。然后，使用帽层膜8作为掩膜通过干法刻蚀对多晶硅膜7S进行构图。这时，绝缘膜ONO起刻蚀停止层的作用。由此，绝缘膜8和多晶硅膜7S留在随后步骤中形成栅电极的区域中，并留在元件隔离槽2(氧化硅膜3)上。这时，留在存储单元区域中的多晶硅膜7S作为非易失性存储元件PM1、PM2(参考图1)的控制栅(第三电极)。在外围电路区域中，形成包括多晶硅膜7S的栅电极7D、电阻元件7R、以及电容元件的上电极(第二电容电极)JD，从而形成具有下电极KD和上电极JD作为电容电极并具有绝缘膜ONO作为电容绝缘膜的电容元件CAPA。
[0139] 接着，如图39和图40中所示，通过光致抗蚀剂膜RESI来覆盖外围电路区域，并使用光致抗蚀剂膜RESI和绝缘膜8作为掩膜对绝缘膜ONO和多晶硅膜7进行刻蚀。由此，形成包括多晶硅膜7、绝缘膜ONO和多晶硅膜7S的栅电极7A、7B和7C。这里，在存储单元区域中的多晶硅膜7S配置非易失性存储元件PM1和PM2的控制栅电极，并且多晶硅膜7配置非易失性存储元件PM1和PM2的浮动栅电极。
[0140] 然后，在存储单元区域中，例如，对p型阱4和n型阱5部分地进行以磷或砷为n-型杂质的离子注入，由此形成浓度相对较低的n 型半导体区域10。
[0141] 接着，如图41中所示，通过光致抗蚀剂膜RESI2覆盖存储单元区域、以及外围电路区域中形成电阻元件7R和电容元件CAPA的区域。然后，例如，对在外围电路区域中的p型-阱4进行以磷或砷为n型杂质的离子注入，由此形成浓度相对较低的n 型半导体区域10A，-
并对n型阱进行以硼为p型杂质的离子注入，由此形成浓度相对较低的p 型半导体区域。
[0142] 接着，如图42中所示，通过CVD工艺在衬底1上淀积氧化硅膜，然后各向异性地刻蚀氧化硅膜和绝缘膜8，由此在栅电极7A、7B、7C和7D、电阻元件7R和电容元件CAPA的侧壁上形成侧壁间隔层12。还在留在元件隔离槽2上的多晶硅图形的侧壁上形成侧壁间隔层12，并由元件隔离槽2上的多晶硅图形和侧壁间隔层12，形成假图形(dummy pattern)DP。
假图形DP起掩膜作用，使得当在随后步骤中对衬底1上的氧化硅膜进行刻蚀时，元件隔离槽2中的氧化硅膜3不被刻蚀。
[0143] 然后，如图43中所示，通过CVD工艺在衬底1上淀积厚度约20nm至30nm的氧化硅膜，来形成绝缘膜9C。然后，如图44中所示，对p型阱4和n型阱5部分地进行以磷或+砷为n型杂质的离子注入，由此形成浓度相对较高的n 型半导体区域14，并对n型阱5进+ +
行以硼为p型杂质的离子注入，由此形成浓度相对较高的p 型半导体区域15。n 型半导体区域14配置在外围电路区域中所形成的MISFETPM1a(参考图1)和PM2a(参考图1)、读出MISFET DM1(参考图1)和DM2(参考图1)、n沟道MISFET TR1至TR4(参考图1)以及n沟+
道MISFET的各个源极和漏极。p 型半导体区域15配置在外围电路区域中所形成的p沟道MISFET的源极和漏极。
[0144] 接着，如图45所示，使用经光刻技术构图的光致抗蚀剂膜(图中省略)作为掩膜通过干法刻蚀对绝缘膜9C进行构图。由此，绝缘膜9C留在电阻元件7R上。在电阻元件7R上的绝缘膜9C中形成穿透到电阻元件7R的开口9B。
[0145] 接着，如图46中所示，例如，通过溅射工艺在衬底1上淀积Co膜。然后，对衬底1进行热处理，以在Co膜与多晶硅膜7S和栅淀积7D之间的界面、在Co膜与开口9B底部上的电阻元件7R之间的界面、在Co膜与作为电容元件CAPA下电极的多晶硅膜7之间的界面、以及在Co膜与衬底1之间的界面处，引起硅化物反应，然后通过刻蚀去除未反应的Co膜。由此，在栅电极7D和多晶硅膜7S的表面、在开口9B的底部上的电阻元件7R的表面、电容+ +
元件CAPA的下电极表面的一部分以及源极和漏极(n 型半导体区域14和p 型半导体区域15)的表面上，形成硅化物层18。作为以上步骤的结果，在存储单元中形成了形成非易失性存储元件PM1(参考图1)和PM2(参考图1)的MISFET PM1a(参考图1)和PM2a(参考图
1)、读出MISFET DM1(参考图1)和DM2(参考图1)、以及n沟道MISFETTR1至TR4(参考图
1)，并且在外围电路区域中形成了p沟道MISFET和n沟道MISFET Qn。
[0146] 接着，如图47中所示，通过等离子体增强CVD工艺在衬底1上淀积氮化硅膜19。同样在实施例3中可以示例出这种方法，其中通过使用SiH4和N2的混合物作为淀积气体并执行该混合物的等离子体分解来形成氮化硅膜19。
[0147] 接着，如图48中所示，通过例如CVD工艺在衬底1上淀积氧化硅膜20，然后通过化学机械抛光工艺将氧化硅膜20的表面平坦化。然后，如图49和图50所示，使用光致抗+蚀剂膜作为掩膜，对氧化硅膜20进行干法刻蚀，由此形成接触孔21，其穿透到n 型半导体+
区域14、p 型半导体区域15、电阻元件7R以及电阻元件CAPA(上电极和下电极)中的每一个。然后，在接触孔21内形成类似于实施例1中所示塞22(参考图16和图17)的塞22。
[0148] 接着，如图51和图52中所示，在氧化硅膜20和塞22上形成类似于实施例1中所示的布线23(参考图18和图19)的多个布线23。然后，通过与实施例1中使用图20所描述的步骤相同的步骤，制造实施例3的半导体器件。
[0149] 根据这样的实施例3，可以在形成MISFET的步骤中，同时形成电阻元件和电容元件。
[0150] 而且，根据实施例3，由于在存储单元区域中的氮化硅膜19和浮动栅(多晶硅膜7)之间有氧化硅膜(侧壁间隔层12)，与氮化硅膜19相比该氧化硅膜是几乎不允许电荷泄漏的膜(高度绝缘的膜)，所以可防止实施例1中所示非易失性存储器的数据保持特性降低。
[0151] 尽管在实施例3中描述了形成包括多晶硅膜7S的栅电极7A、7B、7C和7D以及电容元件CAPA和电阻元件7R的下电极的情况，但它们也可以通过如图53中所示在多晶硅膜7S上叠置WSi膜7F而形成。在这种情况下，可以省略硅化物层18(例如，参考图13)。
[0152] 尽管已根据前述实施例具体描述了由发明人作出的本发明，但本发明不限于这些实施例，且应理解在不脱离本发明的主旨的范围内，可以对本发明进行各种变更或修改。
[0153] 尽管在实施例中描述了待救济电路是DRAM的坏存储单元的情况，但该电路可以是微型计算机所装配的DRAM的存储单元，或微型计算机所装配的SRAM的存储单元。此外，可以配置救济LCD驱动器的电路。
[0154] 工业应用性
[0155] 本发明的半导体器件及其制造方法可以用于例如具有非易失性存储器的半导体器件及其制造方法。
