半导体装置、扩频时钟发生器及其方法

摘要

提供一种半导体装置、扩频时钟发生器及其方法。示例性半导体装置可包括接收输出信号、通过对接收的输出信号进行分频产生第一反馈信号和第二反馈信号的分频单元，和响应于第二反馈信号输出与参考信号具有预定相位差的相位偏移单元，其中第二反馈信号具有比第一反馈信号高的频率。示例性扩频时钟发生器可包括多个串联的分频器和响应于从多个分频器中的一个或多个输出的至少一个而选择并输出多个输出信号中的一个的选择器，多个输出信号中的每一个相对于参考信号具有不同的相位差。示例性方法可包括接收具有第一频率的参考信号；产生具有第二频率的反馈信号，第二频率高于第一频率；以及响应于产生的反馈信号，输出顺序被选择的输出信号的至少一个。

权利要求

1.一种扩频时钟发生器，包括：

半导体装置，包括接收输出信号、通过对接收的输出信号进行分频产生第一反馈信号和第二反馈信号的分频单元，以及响应于第二反馈信号输出与参考信号具有预定相位差的输出信号的相位偏移单元，其中第二反馈信号具有比第一反馈信号更高的频率，其中相位偏移单元包括：产生多个输出信号的锁相环，多个输出信号中的每一个与参考信号具有相位差；以及响应于计数信号从输出信号中选出一个的选择器，所选出的输出信号作为由分频单元接收的输出信号；以及响应于第二反馈信号产生计数信号的控制器，第二反馈信号具有比参考信号更高的频率，其中第二反馈信号具有参考信号的频率的R倍的频率，其中R是整数，其中通过对从选择器输出的选择输出信号进行K次分频获得第一反馈信号，其中K是整数，并且K比R大，其中分频单元包括至少两个串联的分频器，其中各个分频器的分频比的乘积是K，并且第二反馈信号是从分频器中输出的多个信号中的一个，其中分频单元包括：

对从选择器接收的选择输出信号进行M次分频的第一分频器，其中M是整数；以及对从第一分频器接收的输出信号进行R次分频的第二分频器，其中R是整数，其中K是R和M的乘积，并且第二反馈信号是从该第一分频器输出的。

2.如权利要求1所述的扩频时钟发生器，其中控制器包括：

与第二反馈信号同步操作并响应于控制信号产生比例控制信号的sigma-delta调制器；以及响应于比例控制信号产生计数信号的计数器。

3.如权利要求2所述的扩频时钟发生器，其中如果比例控制信号是处于第一逻辑电平，计数器保持计数信号的值，并且如果比例控制信号是处于第二逻辑电平，则递减计数信号。

4.如权利要求3所述的扩频时钟发生器，其中如果计数信号被递减，则选择器顺序选择并输出多个输出信号中的至少一个。

5.如权利要求1所述的扩频时钟发生器，其中锁相环包括：

检测参考信号和第一反馈信号之间的相位差的相位检测器；

响应于从相位检测器接收的信号而施加或吸收电荷的电荷泵；

通过对从电荷泵接收的信号进行低通滤波而产生直流控制电压的低通滤波器；以及响应于直流控制电压产生多个输出信号的多相压控振荡器。

6.一种扩频时钟发生器，包括：

半导体装置，包括接收输出信号、通过对接收的输出信号进行分频产生第一反馈信号和第二反馈信号的分频单元，以及响应于第二反馈信号输出与参考信号具有预定相位差的输出信号的相位偏移单元，其中第二反馈信号具有比第一反馈信号更高的频率，其中相位偏移单元包括：产生多个输出信号的锁相环，多个输出信号中的每一个与参考信号具有相位差；以及响应于计数信号从输出信号中选出一个的选择器，所选出的输出信号作为由分频单元接收的输出信号；以及位于锁相环和选择器之间的相位内插器和相位混合器中的一个，其响应于由锁相环产生的多个输出信号产生具有固定相位差的另外多个输出信号。

7.一种频率合成器，包括：

半导体装置，包括接收输出信号、通过对接收的输出信号进行分频产生第一反馈信号和第二反馈信号的分频单元，以及响应于第二反馈信号输出与参考信号具有预定相位差的输出信号的相位偏移单元，其中第二反馈信号具有比第一反馈信号更高的频率，所述相位偏移单元包括：产生与参考信号具有固定相位差的多个输出信号的锁相环；和响应于计数信号按频率P顺序输出多个输出信号的至少一个的选择器，并且所述分频单元通过对从选择器接收的信号进行K次分频产生第一反馈信号；

与具有比参考信号更高频率的频率信号同步工作并响应于控制信号产生时钟信号的sigma-delta调制器；以及响应于时钟信号产生计数信号的计数器，

其中分频单元包括至少两个串联以对来自选择器的输出信号进行分频的分频器，其中各个分频器的分频比的乘积是K，以及 其中sigma-delta调制器所同步的频率信号是从至少两个分频器输出的多个信号中的一个，其中分频单元包括：

对来自选择器的输出信号按分频比M进行分频的第一分频器，其中M是整数；以及对从第一分频器输出的信号按分频比R进行分频的第二分频器，其中R是整数，其中K是R和M的乘积，并且sigma-delta调制器所同步的频率信号是从该第一分频器输出的，其中频率P是从接收自选择器的输出信号获得的，频率P是参考信号的频率的R倍。

8.如权利要求7所述的频率合成器，其中计数器是递减计数器，如果时钟信号是处于第一逻辑电平，则保持计数信号的值，如果时钟信号是处于第二逻辑电平，则递减计数信号。

说明书

半导体装置、扩频时钟发生器及其方法

[0001] 本申请要求2005年8月18日于韩国专利局提交的申请号为10-2005-0075674的专利申请的优先权，并于此处全文引用作为参考。

技术领域

[0002] 本发明的示例实施例一般地涉及半导体装置、扩频时钟发生器以及其方法，更特别地涉及一种半导体装置、扩频时钟发生器以及输出信号的方法。

背景技术

[0003] 系统操作速度的增加可能引起处理数据的速度增加。一般地，为了增加数据处理速度，可以增加时钟信号频率。然而，更高频率的时钟信号可能包含谐波分量。包含在更高频率的时钟信号中的谐波分量可能引起在某些情况下可能对人体有害的电磁波。常规地，可以使用屏蔽装置(例如，电容器)来减少系统产生的电磁波，但是这种屏蔽装置可能被限制到一个可能减少电磁波的程度。减少电磁波能量的另一个常规手段可以是降低谐波分量的能量。

[0004] 可以使用锁相环(PLL)来产生时钟信号。PLL可以产生调制的时钟信号，可选地涉及一种扩频信号，以降低时钟信号中包含的谐波的能量。

[0005] 相位调制处理和频率调制处理是使用PLL产生调制时钟信号的两个传统处理的示例。相位调制方法可以使用sigma-delta调制，其中可以用PLL中的sigma-delta调制模块来调制输入参考频率和反馈频率之间的相位差而降低电磁波的能量，并使用PLL中的电荷泵模块微调电流。

[0006] 在频率调制处理中，当反馈由PLL的压控振荡器(VCO)产生的频率时，使用具有多级计数器或只读存储器(ROM)的PLL电路的锁相范围来降低电磁波的能量。

[0007] 图1是传统扩频时钟发生器100的框图。参考图1，扩频时钟发生器100可以包括相位检测器110、电荷泵120、低通滤波器130、VCO 140、将从VCO140输出的信号的频率进行分频的分频器150、以及控制分频器150操作的sigma-delta调制器160。

[0008] 参考图1，sigma-delta调制器160可以接收从分频器150输出的反馈信号，并可以相应于控制信号C控制分频器150的分频比。例如，如果时钟信号设为高电平(例如，在更高频率阈值之上)，sigma-delta调制器160可以将分频器150的分频比设为N，如果时钟信号设为低电平(例如，在更低频率阈值之下)，可以将分频比设为N-1。

[0009] 参考图1，通过使用sigma-delta调制器160，可以将从VCO140输出的信号分频的分频比调整为非整数，并可以将被相位延迟从VCO140输出的信号的一个周期的反馈信号施加到相位检测器110。然而，如果按上述调整VCO140的分频比，可以将通过相关大量(例如，对应于从VCO140输出的信号的一个周期)的相位延迟所得的信号施加到相位检测器110，从而增加扩频时钟信号FOUT中的抖动。

[0010] 图2是另一个传统的扩频时钟发生器200的框图。参考图2，扩频时钟发生器200可以包括相位检测器210、电荷泵220、低通滤波器230、VCO240、可以从VCO240输出的多个信号中选择一个的选择器250，多个信号中的每一个具有给定的相位差、将从选择器250输出的信号PSOUT分频的分频器260、以及控制选择器250操作的sigma-delta调制器270。

[0011] 参考图2，VCO240可以是产生多个输出信号的多相位VCO，每个相对于另一个具有相位差。可以选择多个输出信号中的一个(例如，由选择器250)作为扩频时钟信号FOUT的输出。

[0012] 图3是从图2的扩频时钟发生器200输出的信号的时序图。扩频时钟发生器200的sigma-delta调制器270可以接收来自分频器260的信号，并可以控制选择器250以顺序输出从VCO240接收的多个信号，或响应于控制信号C可选性地连续输出从VCO240接收的信号中的一个。

[0013] 参考图3，如果选择器250选择并输出信号PO到P3，从信号PO到P3的每一个相位延迟一个时间周期PE的信号PSOUT可从选择器250输出。

[0014] 不像图1中的扩频时钟发生器100，图2中的扩频时钟发生器200可以通过将具有不同相位延迟的反馈信号施加到相位检测器210而不是改变分频器260的分频比来减少扩频时钟信号FOUT中的抖动。一般地，从VCO240输出的信号的数量越大，施加到相位检测器210的反馈信号的相位延迟的差就越小。

[0015] 此外，为了减少制造成本，可以使用具有更低频率的参考信号FIN，从而分频器260的分频比必须增加以获得更高频率的时钟信号。从而，可以增加用来产生扩频时钟信号FOUT的从VCO240输出的信号的数量。然而，通常从VCO240输出的信号的数量有相关的限制。

[0016] 为了增加扩频时钟信号FOUT的频率偏移，sigma-delta调制器270可以为了参考信号FIN顺序地在每个时钟信号中选择多个信号。如果参考信号FIN的频率是Fr，从VCO240输出的具有给定相位差的信号的数量是N，可能的最大频率偏移是Fr/N。

[0017] 频率偏移可以表示扩频时钟信号FOUT可以下降的频率范围。例如，如果扩频时钟信号FOUT设为1500兆赫(MHz)并且频率偏移是5％，扩频时钟信号FOUT的频率可以在1425MHz(例如，1500减去5％)到1500MHz之间波动。

[0018] 例如，为了获得5％的频率偏移比，如果参考信号FIN的频率是25MHz，并且扩频时钟信号FOUT的频率设为1500MHz，N可以等于3.33，因为频率偏移可以表示为25/N，并且频率偏移比从而可以是25/N/1500＝0.005。然而，N可能需要等于一个自然数，例如N＝3。从而，如果从VCO240中输出不止三个具有不同相位的信号，使用上述的传统处理可能很难或者不可能得到0.5％的最大可能的频率调制比。

[0019] 在另一个传统处理中，如果由VCO240产生了不止三个信号，选择器250可以随机(例如，非顺序地)选择其中三个信号，同时旁路或跳过一些信号，以减小扩频时钟信号FOUT中的抖动。选择器250可以将随机选择信号施加到分频器260。例如，如图3所示，选择器250可以不按顺序地选择输出信号P0到P3，而可以在输出信号P0之后选择输出信号P2。可选地，在另一个示例中，选择器250可以在输出信号P1之后选择输出信号P3。

[0020] 然而，在扩频时钟发生器200中，可以不将具有固定相位差的信号作为反馈信号施加到相位检测器210。而是可以施加具有调整相位差的信号，从而使电路逻辑及其操作复杂化。

发明内容

[0021] 本发明的一个示例性实施例涉及一种半导体装置，包括接收输出信号、通过对接收到的输出信号进行分频而产生第一反馈信号和第二反馈信号的分频单元，以及响应于第二反馈信号输出相对于参考信号具有预定相位差的输出信号的相位偏移单元，其中第二反馈信号具有比第一反馈信号高的频率。

[0022] 本发明的另一个示例性实施例涉及一种扩频时钟发生器，包括串联的多个分频器，以及响应于从多个分频器中的一个或更多个中输出的至少一个，进行选择并输出多个输出信号中的一个的选择器，多个输出信号中的每一个相对于参考信号具有不同的相位差。

[0023] 本发明的另一个示例性实施例涉及一种输出信号的方法，包括接收具有第一频率的参考信号、产生具有第二频率的反馈信号，第二频率高于第一频率，以及响应于产生的反馈信号，从输出信号中顺序选择的组中输出至少一个信号。

附图说明

[0024] 包含附图作为说明书的一部分，是为了进一步理解发明。附图显示了本发明的示例性实施例，并与说明书相结合，用来解释本发明的原理。

[0025] 图1是显示传统扩频时钟发生器的框图。

[0026] 图2是显示另一个传统扩频时钟发生器的框图。

[0027] 图3是从图2中的扩频时钟发生器的压控振荡器(VCO)中输出的信号的时序图。

[0028] 图4是按照本发明的示例性实施例的扩频时钟发生器的框图。

[0029] 图5A是显示按照本发明的另一个示例性实施例的图4中的扩频时钟发生器输出的扩频时钟信号的曲线图。

[0030] 图5B是按照本发明的另一个示例性实施例的图5A中的扩频时钟信号的能量频谱。

具体实施方式

[0031] 参考附图更充分描述了本发明的示例性实施例，在附图中显示了本发明的示例性实施例。然而，本发明的示例性实施例可以用许多不同形式表现，并不局限于此处给出的示例性实施例。然而，提供这些示例性实施例以使得公开充分并完全，并向本领域技术人员充分地表达本发明的范围。全文中同样的数字涉及同样的元件。

[0032] 应理解，尽管此处使用了术语第一和第二来描述元件，然而并不限于这些术语。这些术语是为了区别一个与另一个元件。因此，下文讨论的第一元件可以被称为第二区、层或部分，类似地，第二元件也可以被称为第一元件，并不脱离本发明的技术。

[0033] 此处使用的术语是为了描述特殊的实施例，并非用来限制本发明。作为此处使用的，单数形式“个”、“一个”也可以包括复数的形式，除非文中明确指出不是。应进一步理解，术语“包括”和/或“包含”，当在本说明书中使用时，说明固定特征、整数、步骤、操作、元件和/或部件的存在，并不排除另外一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们的组合的存在或附加。

[0034] 除非另外说明，此处使用的所有术语(包括技术的和科学的术语)具有与本发明所属领域的技术人员通常理解的同样的含义。应进一步理解该术语，例如在通常使用的词典中定义的，应解释为具有与它们在相关技术中一致的含义，除非此处另有定义，不得解释为理想化或过度正式的含义。

[0035] 图4是按照本发明的示例性实施例的扩频时钟发生器400的框图。在图4的示例性实施例中，扩频时钟发生器400可以包括锁相环(PLL)410、选择器420、分频单元430、以及控制器440。

[0036] 在图4的示例性实施例中，PLL 410可以产生与参考信号FIN具有固定相位差的从FOUT1到FOUTn的多个输出信号。PLL 410可以包括检测参考信号FIN和第一反馈信号FDB1之间的相位差的相位检测器411、响应于从相位检测器411输出的信号而施加或吸收电荷的电荷泵413、低通滤波从电荷泵413输出的信号以产生DC控制电压的低通滤波器415、以及响应于DC控制电压产生从FOUT1到FOUTn的多个输出信号的多相VCO417。

[0037] 在图4的示例性实施例中，选择器420可以响应于计数信号CS选择并输出从信号FOUT1到FOUTn中的一个。在一个示例中，选择器420可以是多路器。分频单元430可以通过对从选择器420接收的信号进行分频产生第一反馈信号FDB1，并可以将第一反馈信号FDB1输出到PLL410。

[0038] 在图4的示例性实施例中，控制器440可以接收具有参考信号FIN的频率的R倍的频率的第二反馈信号FDB2，并可以响应于控制信号C产生计数信号CS，其中R可以是整数。

[0039] 在图4的示例性实施例中，选择器420选择输出信号FOUT1到FOUTn中的一个的间隔可以比参考信号FIN的间隔小。在一个示例中，选择器420可以对输出信号从FOUT1到FOUTn进行顺序选择(例如，不跳过或忽略)。从而，选择器420的构造可以相对简单，从而减少抖动。换句话说，扩频时钟发生器400不需要旁路输出信号(例如，像传统处理中的随机选择一些信号并旁路其它的)。

[0040] 在图4的示例性实施例中，如果控制器440以参考信号FIN的频率Fr的R倍的频率工作，而不是以参考信号FIN的每个周期，相对于输出信号FOUT1到FOUTn的数量的最大可能频率偏移可以表示为Fr×R/n。从而，可以将输出信号FOUT1到FOUTn(例如，具有减少的相位差)施加到PLL410的相位检测器411，从而减少其中的抖动。

[0041] 在图4的示例性实施例中，控制器440可以包括sigma-delta调制器445和计数器450。sigma-delta调制器445可以与第二反馈信号FDB2同步工作，并可以响应于控制信号C产生比例控制信号SCAS。计数器450可以响应于比例控制信号SCAS产生计数信号CS。分频单元430可以包括至少两个串联以对从选择器420输出的信号进行分频的分频器。为了以比参考信号FIN的频率Fr高的频率操作sigma-delta调制器445，分频单元430可以包括至少两个串联以对从选择器420输出的信号进行分频的分频器。将至少两个分频器输出的多个信号中的一个选为第二反馈信号FDB2并输出到sigma-delta调制器445。

[0042] 在图4的示例性实施例中，分频单元430可以包括第一分频器433和第二分频器431。第一分频器433可以以分频比M(例如，M可以是整数)对从选择器420接收的信号进行分频，第二分频器431可以以分频比R(例如，R可以是整数)对从第一分频器433接收的信号进行分频。这样分频单元430的分频比K可以是R和M的乘积。

[0043] 在图4的示例性实施例中，可以从第一分频器433输出操作sigma-delta调制器445的第二反馈信号FDB2。第二反馈信号FDB2的频率可以是施加到相位检测器411的第一反馈信号FDB1的频率的R倍。因为可以将第一反馈信号FDB1设为具有与参考信号FIN基本相同的相位，所以第二反馈信号FDB2的频率可以是参考信号FIN的频率的R倍。

[0044] 在一个示例中，参考图4，假设参考信号FIN具有25千赫(KHz)的频率，并且R是4，第二反馈信号FDB2可以具有100MHz的频率。sigma-delta调制器445可以与第二反馈信号FDB2同步工作，并且可以响应于控制信号C产生比例控制信号SCAS。可以用控制信号C从外部控制sigma-delta调制器445，并且从多相VCO417输出的扩频时钟信号FOUT的波形可以等于控制信号C的波形。sigma-delta调制器445可以在第二反馈信号FDB2(例如，具有100MHz的频率)的每个周期产生比例控制信号SCAS。在进一步的示例中，比例控制信号SCAS可以是在第一逻辑电平(例如，高逻辑电平或逻辑“1”)和第二逻辑电平(例如，低逻辑电平或逻辑“0”)之间变化的时钟信号。

[0045] 在图4的示例性实施例中，如果比例控制信号SCAS设为第一逻辑电平(例如，高逻辑电平或逻辑“1”)，计数器450可以保持计数信号CS的值，如果比例控制信号SCAS设为第二逻辑电平(例如，低逻辑电平或逻辑“0”)，可以递减计数信号CS的值(例如，减1)。在计数信号CS的每次递减或向下计数时，选择器420可以顺序选择并输出一定数量的输出信号FOUT1到FOUTn。

[0046] 再次参考图2，在参考信号FIN的每个周期传统的sigma-delta调制器270可以产生用来控制选择器250的信号，然而图4的示例性实施例中的sigma-delta调制器445可以在具有参考信号FIN的频率的R倍的频率的信号的每个周期产生比例控制信号SCAS。

[0047] 回到图4的示例性实施例，可以在给定的频率(例如，100MHz)产生比例控制信号SCAS，其可以与第二反馈信号FDB2的频率基本相等，并且计数器450可以基于比例控制信号SCAS的逻辑电平产生计数信号CS。这样，选择器420可以以给定的频率(例如，100MHz)顺序地选择并输出所述输出信号FOUT1到FOUTn。

[0048] 再次参考图2，传统扩频时钟发生器200可以从选择器250以更低频率(例如，25MHz)输出输出信号PSOUT，所述更低频率可以与参考信号FIN的频率基本相等，然而图4的示例性实施例中的扩频时钟发生器400可以通过选择器420在可以设为更低频率(例如，25MHz)的参考信号FIN的周期内以更高的频率(例如，100MHz)顺序选择并输出多个输出信号FOUT1到FOUTn。这样，扩频时钟发生器400所用的输出信号FOUT1到FOUTn的数量可以比传统扩频时钟发生器200所用的输出信号的数量更多，此外，输出信号FOUT1到FOUTn之间的相位差可以比扩频时钟发生器200中输出信号P0到P3的相位差更小。因此，从扩频时钟发生器400输出的扩频时钟信号FOUT中的抖动可以减小。

[0049] 回到图4的示例性实施例，分频单元430可以包括多个可以是串联的分频器(例如，至少两个)，以及可以响应于从多个分频器输出的信号中的一个而操作的sigma-delta调制器445，从而简化了扩频时钟发生器400的构造。扩频时钟发生器400可以进一步包括相位内插器(未示出)和/或相位混合器(未示出)，其中的每个可以安置在PLL410和选择器420之间，并且其中的每个可以响应于输出信号FOUT1到FOUTn产生具有固定相位差的输出信号。在进一步的示例中，相位内插器和/或相位混合器可以增加多相VCO417产生的输出信号的数量。

[0050] 图5A是显示按照本发明的示例性实施例的图4的扩频时钟信号FOUT的图表。特别地，图5A是图4的扩频时钟信号FOUT的频率对时间的图表。如图5A中的示例性实施例所示，扩频时钟信号FOUT可以形成具有相对小的纹波的三角波。

[0051] 图5B显示了按照本发明的另一个示例性实施例的图5的扩频时钟信号FOUT的能量频谱。如图5B的示例性实施例中所示，扩频时钟信号FOUT的能量频谱可以在B点具有比没有扩频产生的A点处的峰值低(例如，低22dB)的峰值。

[0052] 在本发明的第一可选示例性实施例中，扩频时钟发生器可以包括移位单元、分频器、PLL以及计数器。移位单元可以以给定的相位(例如，固定量)移位输出信号，并可以响应于计数信号以频率P输出移位的信号(例如，此处P可以是整数)。分频器可以通过对从移位单元接收的移位的信号进行K次分频产生反馈信号。

[0053] 在本发明的第一可选示例性实施例中，PLL可以比较反馈信号和参考信号的相位，并可以基于比较结果产生输出信号。计数器可以与具有频率P的信号同步产生计数信号。例如，频率P可以是参考信号的频率的R倍(例如，此处R可以是整数)。

[0054] 在本发明的第一可选示例性实施例中，扩频时钟发生器可以进一步包括可以与具有参考信号频率R倍的频率的信号同步操作的、并可以响应于控制信号产生具有频率P的sigma-delta调制器。

[0055] 在本发明的第一可选示例性实施例中，扩频时钟发生器可以使用sigma-delta调制器控制移位单元。sigma-delta调制器可以与具有参考信号R倍频率的信号同步的、产生具有频率为P的信号。移位单元可以用给定的相位(例如，固定量)对输出信号进行移位并可以基于频率P输出移位信号。

[0056] 在本发明的第一可选示例性实施例中，移位单元的操作可以与图4中的扩频时钟发生器400的选择器420类似，以及分频器、PLL、计数器和sigma-delta调制器可以同样对应于图4中的分频单元430、PLL410、计数器450和sigma-delta调制器445。从而，简明起见，略去对上述元件的进一步详细说明。

[0057] 在本发明的第二可选示例性实施例中，频率合成器可以包括时钟发生器、选择器、分频器和计数器。时钟发生器可以接收参考信号并可以产生与参考信号具有给定相位差(例如，由固定量分开)的多个输出信号。

[0058] 在本发明的第二可选示例性实施例中，选择器可以响应于计数信号按照频率P(例如，此处P可以是整数)选择并输出输出信号。分频器可以通过对从选择器接收的信号K次分频产生反馈信号(例如，此处K可以是整数)。计数器可以与具有频率P的信号同步产生计数信号。在一个示例中，P可以是参考信号的频率的R倍(例如，此处R可以是整数)。

[0059] 在本发明的第二可选示例性实施例中，频率合成器可以进一步包括可以与具有参考信号的频率的R倍的频率的信号同步进行工作并可以响应于控制信号按照频率P控制计数器产生计数信号的sigma-delta调制器。

[0060] 在本发明的第二可选示例性实施例中，时钟发生器的操作可以与图4中的PLL410的类似。选择器、分频器、计数器、sigma-delta调制器可以同样地分别对应于图4中的选择器420、分频单元430、计数器450和sigma-delta调制器445。从而，简明起见，略去对上述元件的进一步详细说明。

[0061] 在本发明的第三可选示例性实施例中，频率合成器可以包括PLL、选择器、分频器、sigma-delta调制器以及计数器。PLL可以产生与参考信号具有给定相位差(例如，由固定量分开)的多个输出信号。选择器可以响应于计数信号顺序选择并输出输出信号。分频器可以通过对从选择器接收的输出信号进行K次分频产生反馈信号并可以将反馈信号施加到PLL。

[0062] 在本发明的第三可选示例性实施例中，sigma-delta调制器可以与具有比参考信号的频率更高的频率的信号同步工作并可以响应于控制信号产生时钟信号。计数器可以响应于时钟信号产生计数信号。

[0063] 在本发明的第三可选示例性实施例中，PLL、选择器、分频器、计数器以及sigma-delta调制器可以分别对应于PLL410、选择器420、分频单元430、计数器450和sigma-delta调制器445，并且，简明起见，略去进一步详细说明。

[0064] 如上述本发明的示例性实施例所描述，扩频时钟发生器可以通过增加从多相VCO输出的信号的数量(例如，每时钟周期)产生扩频时钟信号，从而减少扩频时钟信号中的抖动，并进一步，调制率可以不受限制。此外，可以允许不包含附加的复杂控制逻辑而增加sigma-delta调制器的操作速度。

[0065] 这样描述了本发明的示例性实施例，明显地，许多方式的变化都是相同的。例如，应理解，在本发明的一个示例性实施例中，上述第一和第二逻辑电平可以分别对应于高电平和低逻辑电平。可选地，在本发明的另一个示例性实施例中，第一和第二逻辑电平/状态可以分别对应于低逻辑电平和高逻辑电平。

[0066] 这样的改变不认为超出了本发明的示例性实施例的精神范围，并且所有这些对本领域技术人员显而易见的修正均包含在所附权利要求的范围之内。