一种△-∑调制器及一种可配置滤波器

摘要

本发明公开了用于改进Δ-∑调制器的多种方法和装置。Δ-∑调制器具有多个滤波器，所述多个滤波器包括处理量化器小数输出的MSB的至少一高阶滤波器和处理量化器小数输出的LSB的至少一低阶滤波器。这些滤波器的输出通过合成器与输入结合，通过量化器接收结果。然后量化器产生输出的整数比特流以及小数比特流。

权利要求

1.一种Δ-∑调制器，包括：合成器，用于接收输入；

量化器，用于接收所述合成器的输出并产生整数输出和第一和第二小数输出；

第一滤波器，用于接收所述第一小数输出；

第二滤波器，用于接收所述第二小数输出，其中所述整数输出包括所述量化器的整数结果的最高有效位；

所述第一小数输出包括所述量化器的小数结果的最高有效位；

所述第二小数输出包括所述量化器的小数结果的最低有效位；

所述合成器接收第一和第二滤波器的输出；

所述第一滤波器为n阶滤波器，所述第二滤波器为m阶滤波器，并且n＞m。

2.根据权利要求1所述的Δ-∑调制器，其特征在于，所述合成器包括级联加法器，所述级联加法器包括：第一加法器，用于接收所述输入和所述第二滤波器的输出并对所述输入和所述第二滤波器的输出求和；

第二加法器，用于接收所述第一加法器的输出和第一滤波器的输出并对二者进行求和。

3.根据权利要求1所述的Δ-∑调制器，其特征在于，n＝5。

4.根据权利要求3所述的Δ-∑调制器，其特征在于，m＝3。

5.根据权利要求3所述的Δ-∑调制器，其特征在于，所述第一滤波器包括：第一延迟模块，用于接收至所述第一滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第四延迟模块，用于接收所述第三延迟模块的输出；

第五延迟模块，用于接收所述第四延迟模块的输出；

第一加法器，用于从所述第三延迟模块输出中减去所述第二延迟模块输出；

第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；

第一增益模块，用于接收所述第一加法器输出；

第二增益模块，用于接收所述第二加法器输出；

第三加法器，用于将所述第五延迟模块的输出和第一增益模块输出进行相加；

第四加法器，用于将所述第三加法器输出和所述第二增益模块输出相加，其中

所述第四加法器的输出为所述第一滤波器的输出。

6.根据权利要求1所述的Δ-∑调制器，其特征在于，m＝3。

7.根据权利要求3所述的Δ-∑调制器，其特征在于，所述第一滤波器包括：第一延迟模块，用于接收至所述第一滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块输出；

第三延迟模块，用于接收所述第二延迟模块输出；

第四延迟模块，用于接收所述第三延迟模块输出；

第五延迟模块，用于接收所述第四延迟模块输出；

第一加法器，用于从所述第二延迟模块输出中减去所述第一延迟模块输出；

第二加法器，从所述第一延迟模块输出中减去所述第四延迟模块输出；

第一增益模块，用于接收所述第一加法器输出；

第二增益模块，用于接收所述第二加法器输出；

第六延迟模块，用于接收所述第一增益模块输出；

第三加法器，用于将所述第六延迟模块输出和第五延迟模块的输出进行相加；

第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，其中

所述第四加法器的输出为所述第一滤波器的输出。

8.根据权利要求6所述的Δ-∑调制器，其特征在于，所述第一滤波器包括：第一延迟模块，用于接收至所述第一滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第四延迟模块，用于接收所述第三延迟模块的输出；

第五延迟模块，用于接收所述第四延迟模块的输出；

支路，包括：

第一加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；以及第一增益模块，用于接收所述第一加法器输出；

第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；

第二增益模块，用于接收所述第二加法器的输出；

第三加法器，用于将所述第五延迟模块的输出和所述第一增益模块的输出进行相加；

第四加法器，用于将所述第三加法器输出和所述第二增益模块输出进行相加，其中

所述第四加法器的输出为所述第一滤波器的输出。

9.根据权利要求6所述的Δ-∑调制器，其特征在于，所述第一滤波器包括：第一延迟模块，用于接收至所述第一滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第四延迟模块，用于接收所述第三延迟模块的输出；

第五延迟模块，用于接收所述第四延迟模块的输出；

支路，包括：

第一加法器，用于从所述第二延迟模块的输出中减去所述第一延迟模块的输出；

第一增益模块，用于接收所述第一加法器输出；以及第六延迟模块，用于接收所述第一增益模块的输出；

第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；

第二增益模块，用于接收所述第二加法器的输出；

第三加法器，用于将所述第五延迟模块的输出和所述第六延迟模块的输出进行相加；

第四加法器，用于将所述第三加法器输出和所述第二增益模块输出进行相加；

其中

所述第四加法器的输出为所述第一滤波器的输出。

10.根据权利要求5所述的Δ-∑调制器，其特征在于，所述第二滤波器包括：第一延迟模块，用于接收至所述第二滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第一加法器，用于从所述第一延迟模块的输出中减去所述第二延迟模块的输出；

增益模块，用于接收所述第一加法器的输出；

第二加法器，用于将所述第三延迟模块的输出和所述增益模块的输出进行相加；

其中

所述第二加法器的输出为所述第二滤波器的输出。

11.根据权利要求1所述的Δ-∑调制器，其特征在于，由加法器和延迟模块接收所述整数输出，通过所述加法器将所述延迟模块的输出加到所述整数输出中。

12.根据权利要求1所述的Δ-∑调制器，其特征在于，通过有限脉冲响应滤波器接收所述整数输出。

13.根据权利要求13所述的Δ-∑调制器，其特征在于，所述有限脉冲响应滤波器是可编程的。

14.一种Δ-∑调制器，包括：合成器，用于接收输入；

量化器，用于接收所述合成器输出并产生整数输出以及至少两个小数输出；

至少两个滤波器，所述至少两个滤波器的每一滤波器的阶数均不同，每一个滤波器依据其自身的阶数以降序的方式接收所述至少两个小数输出其中之一，从而使具有最高阶数的滤波器接收量化器输出的小数部分的最高有效比特，具有最低阶数的滤波器接收量化器输出的小数部分的最低有效比特；

其中

所述合成器接收所述至少两个滤波器的输出。

15.根据权利要求14所述的Δ-∑调制器，其特征在于，所述至少两个滤波器其中至少之一具有用户可配置的阶数。

16.根据权利要求14所述的Δ-∑调制器，其特征在于，所述至少两个滤波器中至少一滤波器包括：第一延迟模块，用于接收至所述滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第四延迟模块，用于接收所述第三延迟模块的输出；

第五延迟模块，用于接收所述第四延迟模块的输出；

第一加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；

第二加法器，用于从所述第一延迟模块的输出中减去所述第四延迟模块的输出；

第一增益模块，用于接收所述第一加法器的输出；

第二增益模块，用于接收所述第二加法器的输出；

第三加法器，用于将所述第五延迟模块的输出和第一增益模块的输出进行相加；

第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，其中

所述第四加法器的输出为所述滤波器的输出。

17.根据权利要求14所述的Δ-∑调制器，其特征在于，所述至少两个滤波器的至少一个滤波器包括：第一延迟模块，用于接收至所述滤波器的输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第四延迟模块，用于接收所述第三延迟模块的输出；

第五延迟模块，用于接收所述第四延迟模块的输出；

第一加法器，用于从所述第二延迟模块的输出中减去所述第一延迟模块的输出；

第二加法器，用于从所述第一延迟模块的输出中减去所述第四延迟模块的输出；

第一增益模块，用于接收所述第一加法器的输出；

第二增益模块，用于接收所述第二加法器的输出；

第六延迟模块，用于接收所述第一增益模块的输出；

第三加法器，用于将所述第六延迟模块的输出和第五延迟模块的输出进行相加；

第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，其中

所述第四加法器的输出为所述滤波器的输出。

18.根据权利要求14所述的Δ-∑调制器，其特征在于，所述至少两个滤波器的至少一个滤波器包括：第一延迟模块，用于接收所述滤波器输入；

第二延迟模块，用于接收所述第一延迟模块的输出；

第三延迟模块，用于接收所述第二延迟模块的输出；

第一加法器，用于从所述第一延迟模块输出中减去所述第二延迟模块输出；

增益模块，用于接收所述第一加法器的输出；

第二加法器，用于将所述第三延迟模块输出和所述增益模块输出进行相加；

其中

所述第二加法器的输出为所述滤波器的输出。

19.根据权利要求14所述的Δ-∑调制器，其特征在于，所述至少两个滤波器的至少一个滤波器包括：第一延迟模块，用于接收比特流输入；

第二延迟模块，用于接收第一延迟模块的输出；

第三延迟模块，用于接收第二延迟模块的输出；

第四延迟模块，用于接收第三延迟模块的输出；

第五延迟模块，用于接收第四延迟模块的输出；

第一加法器，用于将从所述第一延迟模块输出中减去所述第四延迟模块的输出；

第二加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；

第一增益模块，用于接收所述第一加法器的输出；

第二增益模块，用于接收所述第二加法器的输出；

第三加法器，用于将所述第一和第二增益模块的输出进行相加；

第四加法器，用于将所述第三加法器的输出和所述第五延迟模块的输出进行相加；

第五加法器，用于将所述第一延迟模块的输出和所述第三延迟模块的输出进行相加；

第三增益模块，用于接收所述第五加法器的输出；

第四增益模块，用于接收所述第二延迟模块的输出；

第六加法器，用于对所述第四延迟模块的输出和所述第四增益模块的输出进行相加；

第七加法器，用于从所述第三增益模块的输出中减去所述第六加法器的输出；

转换部件，用于接收选择输入、所述第四加法器的输出和所述第七加法器输出，并产生所述滤波器的输出，所述选择输入用于确定所述滤波器用作四阶滤波器还是五阶滤波器。

20.根据权利要求14所述的Δ-∑调制器，其特征在于，由加法器和延迟模块接收所述整数输出，通过所述加法器将所述延迟模块的输出加到所述整数输出中。

21.根据权利要求14所述的Δ-∑调制器，其特征在于，通过有限脉冲响应滤波器接收所述整数输出。

22.根据权利要求21所述的Δ-∑调制器，其特征在于，所述有限脉冲响应滤波器是可编程的。

23.一种可配置滤波器，包括：第一延迟模块，用于接收比特流输入；

第二延迟模块，用于接收第一延迟模块输出；

第三延迟模块，用于接收第二延迟模块输出；

第四延迟模块，用于接收第三延迟模块输出；

第五延迟模块，用于接收第四延迟模块输出；

第一加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；

第二加法器，用于从所述第三延迟模块输出中减去所述第二延迟模块输出；

第一增益模块，用于接收所述第一加法器输出；

第二增益模块，用于接收所述第二加法器输出；

第三加法器，用于将所述第一和第二增益模块输出进行相加；

第四加法器，用于将所述第三加法器输出和所述第五延迟模块输出进行相加；

第五加法器，用于将所述第一延迟模块输出和所述第三延迟模块输出进行相加；

第三增益模块，用于接收所述第五加法器的输出；

第四增益模块，用于接收所述第二延迟模块输出；

第六加法器，用于将所述第四延迟模块输出和所述第四增益模块输出相加；

第七加法器，用于从所述第三增益模块输出中减去所述第六加法器输出；

转换部件，用于接收选择输入、所述第四加法器的输出和所述第七加法器输出，并产生所述滤波器的输出，所述选择输入用于确定所述滤波器用作四阶滤波器还是五阶滤波器。

24.根据权利要求23所述的滤波器，其特征在于，所述滤波器用于Δ-∑调制器中。

说明书

技术领域

本发明涉及数字电子装置，并尤其涉及用于多滤波器Δ-∑调制器的装置和方法。

背景技术

过去几年的数字革命已经产生了能够实现许多以前不能实现的混和信号处理的设备。其中一种设备为Δ-∑调制器或者DSM。DSM通常用作Δ-∑转换器的核心，即一种便于通过快速将数字信号转换为模拟信号或者相反转换将高性能的模拟与数字处理结合到一起的设备。Δ-∑转换器在执行所述转换时体现出很高的精度级。
位于Δ-∑转换器核心处的DSM产生表示输入数字信号级的比特流。在一般反馈DSM中，比特流输出通常仅是在通过适当滤波器反馈要在输入信号中截去的LSB(最低有效位)时来自量化器的MSB(最高有效位)。令人遗憾的是，对于高阶噪声成形用途，尤其在将许多LSB作为纠错信号反馈的情况，反馈滤波器会变得非常大。这种情况导致随着需要更多硬件实施复数滤波器，Δ-∑转换器也就越昂贵。
因此需要一种更简单的Δ-∑调制器，其需要采用较少的硬件但同时可以提供与较多复数调制器能够提供性能相当的性能。因此，本发明的目的在于解决现有技术没有克服的缺点。

发明内容

本发明提供了改进Δ-∑调制器的多种方法和装置。Δ-∑调制器具有多个滤波器，所述多个滤波器包括处理量化器小数输出的MSB的至少一高阶滤波器和处理量化器小数输出的LSB的至少一低阶滤波器。这些滤波器的输出通过合成器与输入结合，通过量化器接收结果。然后量化器产生输出的整数比特流和小数比特流。
本发明提供了一种Δ-∑调制器，包括：
合成器，用于接收输入；
量化器，用于接收所述合成器的输出并产生整数输出和第一和第二小数输出；
第一滤波器，用于接收所述第一小数输出；
第二滤波器，用于接收所述第二小数输出，其中
所述整数输出包括所述量化器的整数结果的最高有效位；
所述第一小数输出包括所述量化器的小数结果的最高有效位；
所述第二小数输出包括所述量化器的小数结果的最低有效位；
所述合成器接收第一和第二滤波器的输出；
所述第一滤波器为n阶滤波器，所述第二滤波器为m阶滤波器，并且n＞m。
所述合成器包括级联加法器，所述级联加法器包括：
第一加法器，用于接收所述输入和所述第二滤波器的输出并对所述输入和所述第二滤波器的输出求和；
第二加法器，用于接收所述第一加法器的输出和第一滤波器的输出并对二者进行求和。
n＝5。
m＝3。
所述第一滤波器包括：
第一延迟模块，用于接收至所述第一滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第四延迟模块，用于接收所述第三延迟模块的输出；
第五延迟模块，用于接收所述第四延迟模块的输出；
第一加法器，用于从所述第三延迟模块输出中减去所述第二延迟模块输出；
第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；
第一增益模块，用于接收所述第一加法器输出；
第二增益模块，用于接收所述第二加法器输出；
第三加法器，用于将所述第五延迟模块的输出和第一增益模块输出进行相加；
第四加法器，用于将所述第三加法器输出和所述第二增益模块输出相加，
其中
所述第四加法器的输出为所述第一滤波器的输出。
m＝3。
所述第一滤波器包括：
第一延迟模块，用于接收至所述第一滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块输出；
第三延迟模块，用于接收所述第二延迟模块输出；
第四延迟模块，用于接收所述第三延迟模块输出；
第五延迟模块，用于接收所述第四延迟模块输出；
第一加法器，用于从所述第二延迟模块输出中减去所述第一延迟模块输出；
第二加法器，从所述第一延迟模块输出中减去所述第四延迟模块输出；
第一增益模块，用于接收所述第一加法器输出；
第二增益模块，用于接收所述第二加法器输出；
第六延迟模块，用于接收所述第一增益模块输出；
第三加法器，用于将所述第六延迟模块输出和第五延迟模块的输出进行相加；
第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，
其中
所述第四加法器的输出为所述第一滤波器的输出。
所述第一滤波器包括：
第一延迟模块，用于接收至所述第一滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第四延迟模块，用于接收所述第三延迟模块的输出；
第五延迟模块，用于接收所述第四延迟模块的输出；
支路，包括：
第一加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；以及
第一增益模块，用于接收所述第一加法器输出；
第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；
第二增益模块，用于接收所述第二加法器的输出；
第三加法器，用于将所述第五延迟模块的输出和所述第一增益模块的输出进行相加；
第四加法器，用于将所述第三加法器输出和所述第二增益模块输出进行相加，
其中
所述第四加法器的输出为所述第一滤波器的输出。
所述第一滤波器包括：
第一延迟模块，用于接收至所述第一滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第四延迟模块，用于接收所述第三延迟模块的输出；
第五延迟模块，用于接收所述第四延迟模块的输出；
支路，包括：
第一加法器，用于从所述第二延迟模块的输出中减去所述第一延迟模块的输出；
第一增益模块，用于接收所述第一加法器输出；以及
第六延迟模块，用于接收所述第一增益模块的输出；
第二加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；
第二增益模块，用于接收所述第二加法器的输出；
第三加法器，用于将所述第五延迟模块的输出和所述第六延迟模块的输出进行相加；
第四加法器，用于将所述第三加法器输出和所述第二增益模块输出进行相加；
其中
所述第四加法器的输出为所述第一滤波器的输出。
所述第二滤波器包括：
第一延迟模块，用于接收至所述第二滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第一加法器，用于从所述第一延迟模块的输出中减去所述第二延迟模块的输出；
增益模块，用于接收所述第一加法器的输出；
第二加法器，用于将所述第三延迟模块的输出和所述增益模块的输出进行相加；
其中
所述第二加法器的输出为所述第二滤波器的输出。
由加法器和延迟模块接收所述整数输出，通过所述加法器将所述延迟模块的输出加到所述整数输出中。
通过有限脉冲响应滤波器接收所述整数输出。
所述有限脉冲响应滤波器是可编程的。
本发明提供了一种Δ-∑调制器，包括：
合成器，用于接收输入；
量化器，用于接收所述合成器输出并产生整数输出以及至少两个小数输出；
至少两个滤波器，所述至少两个滤波器的每一滤波器的阶数均不同，每一个滤波器依据其自身的阶数以降序的方式接收所述至少两个小数输出其中之一，从而使具有最高阶数的滤波器接收量化器输出的小数部分的最高有效比特，具有最低阶数的滤波器接收量化器输出的小数部分的最低有效比特；
其中
所述合成器接收所述至少两个滤波器的输出。
所述至少两个滤波器其中至少之一具有用户可配置的阶数。
所述至少两个滤波器中至少一滤波器包括：
第一延迟模块，用于接收至所述滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第四延迟模块，用于接收所述第三延迟模块的输出；
第五延迟模块，用于接收所述第四延迟模块的输出；
第一加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；
第二加法器，用于从所述第一延迟模块的输出中减去所述第四延迟模块的输出；
第一增益模块，用于接收所述第一加法器的输出；
第二增益模块，用于接收所述第二加法器的输出；
第三加法器，用于将所述第五延迟模块的输出和第一增益模块的输出进行相加；
第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，
其中
所述第四加法器的输出为所述滤波器的输出。
所述至少两个滤波器的至少一个滤波器包括：
第一延迟模块，用于接收至所述滤波器的输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第四延迟模块，用于接收所述第三延迟模块的输出；
第五延迟模块，用于接收所述第四延迟模块的输出；
第一加法器，用于从所述第二延迟模块的输出中减去所述第一延迟模块的输出；
第二加法器，用于从所述第一延迟模块的输出中减去所述第四延迟模块的输出；
第一增益模块，用于接收所述第一加法器的输出；
第二增益模块，用于接收所述第二加法器的输出；
第六延迟模块，用于接收所述第一增益模块的输出；
第三加法器，用于将所述第六延迟模块的输出和第五延迟模块的输出进行相加；
第四加法器，用于将所述第三加法器的输出和所述第二增益模块的输出进行相加，
其中
所述第四加法器的输出为所述滤波器的输出。
所述至少两个滤波器的至少一个滤波器包括：
第一延迟模块，用于接收所述滤波器输入；
第二延迟模块，用于接收所述第一延迟模块的输出；
第三延迟模块，用于接收所述第二延迟模块的输出；
第一加法器，用于从所述第一延迟模块输出中减去所述第二延迟模块输出；
增益模块，用于接收所述第一加法器的输出；
第二加法器，用于将所述第三延迟模块输出和所述增益模块输出进行相加；
其中
所述第二加法器的输出为所述滤波器的输出。
所述至少两个滤波器的至少一个滤波器包括：
第一延迟模块，用于接收比特流输入；
第二延迟模块，用于接收第一延迟模块的输出；
第三延迟模块，用于接收第二延迟模块的输出；
第四延迟模块，用于接收第三延迟模块的输出；
第五延迟模块，用于接收第四延迟模块的输出；
第一加法器，用于将从所述第一延迟模块输出中减去所述第四延迟模块的输出；
第二加法器，用于从所述第三延迟模块的输出中减去所述第二延迟模块的输出；
第一增益模块，用于接收所述第一加法器的输出；
第二增益模块，用于接收所述第二加法器的输出；
第三加法器，用于将所述第一和第二增益模块的输出进行相加；
第四加法器，用于将所述第三加法器的输出和所述第五延迟模块的输出进行相加；
第五加法器，用于将所述第一延迟模块的输出和所述第三延迟模块的输出进行相加；
第三增益模块，用于接收所述第五加法器的输出；
第四增益模块，用于接收所述第二延迟模块的输出；
第六加法器，用于对所述第四延迟模块的输出和所述第四增益模块的输出进行相加；
第七加法器，用于从所述第三增益模块的输出中减去所述第六加法器的输出；
转换部件，用于接收选择输入、所述第四加法器的输出和所述第七加法器输出，并产生所述滤波器的输出，所述选择输入用于确定所述滤波器用作四阶滤波器还是五阶滤波器。
由加法器和延迟模块接收所述整数输出，通过所述加法器将所述延迟模块的输出加到所述整数输出中。
通过有限脉冲响应滤波器接收所述整数输出。
所述有限脉冲响应滤波器是可编程的。
本发明提供了一种可配置滤波器，包括：
第一延迟模块，用于接收比特流输入；
第二延迟模块，用于接收第一延迟模块输出；
第三延迟模块，用于接收第二延迟模块输出；
第四延迟模块，用于接收第三延迟模块输出；
第五延迟模块，用于接收第四延迟模块输出；
第一加法器，用于从所述第一延迟模块输出中减去所述第四延迟模块输出；
第二加法器，用于从所述第三延迟模块输出中减去所述第二延迟模块输出；
第一增益模块，用于接收所述第一加法器输出；
第二增益模块，用于接收所述第二加法器输出；
第三加法器，用于将所述第一和第二增益模块输出进行相加；
第四加法器，用于将所述第三加法器输出和所述第五延迟模块输出进行相加；
第五加法器，用于将所述第一延迟模块输出和所述第三延迟模块输出进行相加；
第三增益模块，用于接收所述第五加法器的输出；
第四增益模块，用于接收所述第二延迟模块输出；
第六加法器，用于将所述第四延迟模块输出和所述第四增益模块输出相加；
第七加法器，用于从所述第三增益模块输出中减去所述第六加法器输出；
转换部件，用于接收选择输入、所述第四加法器的输出和所述第七加法器输出，并产生所述滤波器的输出，所述选择输入用于确定所述滤波器用作四阶滤波器还是五阶滤波器。
所述滤波器用于Δ-∑调制器中。

附图说明

参照如下附图对于本发明进行如下详细描述有助于更好的理解本发明。
图1为依照现有技术的通用误差反馈Δ-∑调制器；
图2为依照本发明一方面的Δ-∑调制器方框图；
图3为表示图2中Δ-∑调制器的合成器细节方框图；
图4为结合图2的Δ-∑调制器一起使用的5阶滤波器的方框图；
图5为结合图2的Δ-∑调制器一起使用的另一5阶滤波器的方框图；
图6为结合图2的Δ-∑调制器一起使用的3阶滤波器的方框图；
图7为采用5个滤波器的Δ-∑调制器的方框图；
图8为采用3个滤波器的Δ-∑调制器的方框图；
图9为结合图8的Δ-∑调制器一起使用的可切换式4/5阶滤波器方框图；以及
图10为图8的Δ-∑调制器并且包括后置滤波器的方框图。

具体实施方式

参照图1，示出了根据现有技术的Δ-∑调制器(DSM)的框图。普通误差反馈Δ-∑调制器10具有输入信号20，其通过加法器30与滤波器模块40的输出35相加。加法器30的输出由量化器50接收。量化器50产生比特流整数输出60和比特流小数输出70，该比特流小数输出70由滤波器模块40接收，并且处理之后由滤波器模块40作为输出35输出。
如上所述，图1中的DSM 10对于高阶噪声成形是有问题的，滤波器模块40变得非常大并且难于处理，特别是对于大的位宽。
参照图2，示出了一种改进的DSM 100。DSM 100也有一个输入20，其被送入合成器110。合成器也接收滤波器140、150的输出120、130。合成器110的输出160由量化器170接收。量化器170产生整数输出比特流60同时也产生小数输出MSB比特流180和小数输出LSB比特流190。整数输出比特流60是调制器100的输出并且构成合成器110的输出160的量化形式的整数分量。
量化器170的小数输出被分为两个比特流180、190。量化后的合成器输出160的小数部分的MSB(最高有效比特)作为输出MSB比特流180输出并且发送到滤波器140。量化后的合成器输出160的小数部分的LSB(次有效比特)作为输出LSB比特流190输出。
滤波器140、150除了滤波器140、150具有不同阶数外与图1的滤波器40类似。接收输出MSB比特流180的滤波器140必须是比接收输出LSB比特流180的滤波器150阶数更高的滤波器。这样，如果滤波器140是n阶滤波器并且如果滤波器150是m阶滤波器，则n＞m。更高阶的滤波器接收量化器小数输出的MSB，从而对输入有更大影响的小数输出部分(利用合成器110)，接收更高阶的滤波。
合成器110可以由两个级联加法器200、210构成。加法器200接收输入20并将其相加到低阶滤波器150的输出130。然后加法器200的输出由加法器210接收并相加到高阶滤波器140的输出140。然后加法器210的输出为合成器110的输出160。
在优选实施方式中，当滤波器150是3阶滤波器时，滤波器140是5阶滤波器。适当设计的5阶滤波器可以用作滤波器140且适当设计的3阶滤波器可以用作滤波器150。然而，已经发现图4和5所示的5阶滤波器可以提供在其它5阶滤波器中未曾发现的效率。类似的，图6所示的3阶滤波器提供了理想的效率。
参照图4和5，其中所示的5阶滤波器具有一个共同的设计基础。在二设计中，输入180由第一延迟模块220接收，其输出由第二延迟模块230接收。然后第二延迟模块230的输出由第三延迟模块240接收。第三延迟模块240的输出由第四延迟模块250接收以及第四延迟模块250的输出由第五延迟模块260接收。同时在二者的设计中，第一延迟模块220的输出分支并且由加法器270接收。然后加法器270从该第一延迟模块的分支输出减去中第四延迟模块250的输出。然后加法器270的结果由增益模块280接收。然后增益模块280的输出由加法器290相加到加法器300的结果以产生滤波器输出120。
在两种形式的滤波器中，分支出一个支路并且该支路的结果由加法器300加到第五延迟模块260的输出以产生由加法器290接收的输出。
在第一种形式的滤波器中，该支路由加法器310和增益模块320构成。加法器310从第三延迟模块240的输出减去第二延迟模块230的输出。然后该结果由增益模块20接收，其输出由加法器300相加到第五延迟模块260的输出。
在第二种形式的滤波器中，该支路由加法器330、增益模块340和延迟模块350构成。加法器330从第二延迟模块230的输出减去第一延迟模块220的输出。然后该结果由增益模块340接收并且其输出由第六延迟模块350接收。然后延迟模块350的输出为该支路的结果并且由加法器300接收。
可以看到，两个支路具有共同性，即加法器310、330各从紧随其后的延迟模块的输出减去该延迟模块的输出。对于第一个不同(图4)，从第三延迟模块240的输出中减去第二延迟模块230的输出。对于第二个不同(图5)，从第二延迟模块230的输出中减去第一延迟模块220的输出。然后两个加法器310、330的输出送到增益模块320、340。
关于滤波器150，图6示出了用于图2的DSM的优选的3阶滤波器。滤波器150具有由第一滤波器模块360接收的输入190。第一延迟模块360的输出由第二延迟模块370接收，其输出由第三延迟模块380接收。第三延迟模块的输出由加法器390接收。加法器390将该输出加到增益模块400的输出。增益模块400接收加法器410的结果作为输入。加法器410从第一延迟模块360的输出减去第二延迟模块370的输出。加法器390的输出为滤波器150的输出130。
应当注意，DSM的不同组件的实现仅仅是该组件不同元件的实现。量化器170仅仅选择合适的比特用于滤波器140、150的反馈并且用于作为调制器输出60进行输出。
应该进一步注意，以上优选实施方式采用5阶滤波器和3阶滤波器，但是也可以有其它改变。一个滤波器可以比另一个滤波器阶数高并且更高阶的滤波器应该接收小数输出的MSB的比特流，而较低阶的滤波器应该接受小数输出的LSB。
概括以上概念，可以使用多个滤波器，各滤波器比紧邻其后的滤波器阶数高。各滤波器被送入量化器输出的小数部分的一部分，最高阶的滤波器接收最高有效比特而最低阶的滤波器接收最低阶比特。
参照图7，示出了滤波器的结构。量化器170接收合成器110的输出。合成器110接收Δ-∑调制器的输入以及滤波器420A至420E的输出。各滤波器420A至420E具有连续更高的阶从而滤波器420A具有最低的阶而滤波器420E具有最高的阶。同时，这意味着滤波器420A接收量化器比特流输出的小数部分的最低有效的比特而滤波器420E接收量化器输出的同一小数部分的最高有效的比特。例如，如果量化器具有20比特宽的比特流输出，各滤波器接收4比特，其中滤波器420A接收最低有效的4比特而滤波器420E接收最高有效的4比特。滤波器420B将接收4个最低有效比特之后的4个比特而滤波器420C将接收接下来的4个比特。按照滤波器的阶数，可以用算术式表示为：
滤波器A的阶数＜滤波器B的阶数＜滤波器C的阶数＜滤波器D的阶数＜滤波器E的阶数
另一个可能的配置如图8所示。图8中，与图7中五个滤波器和图2中两个滤波器不同，Δ-∑调制器采用三个滤波器。再如图7所示，量化器170接收合成器110的输出，其依次接收滤波器430A至430C的输出。连同这些输出一起，合成器110也接收Δ-∑调制器的输入20。滤波器430A具有三个滤波器中的最高阶，接收小数输出的最高有效比特(FMSB)。滤波器430C具有滤波器中的最低阶并且从而接收量化器170的小数输出的最低有效比特(FLSB)。滤波器430B接收小数输出的中间比特(FmiSB)。作为示例，如果量化器的小数输出是15比特宽的比特流，则滤波器430A将接收5个最高有效比特而滤波器430C将接收5个最低有效比特。滤波器430B将接收中间5个比特。
应当注意，图8的Δ-∑调制器有额外的输入440。输入440是选择输入，其选择滤波器430A作为4阶滤波器还是5阶滤波器执行。根据该选择输入，可以调节Δ-∑调制器的性能特性。
参照图9，示出了可配置滤波器430A的内部组件。滤波器430A具有选择输入440和比特流输入450。比特流输入450由延迟模块460接收，其输出由另一个延迟模块470接收。延迟模块470的输出由延迟模块480接收而延迟模块480的输出由延迟模块490接收。然后延迟模块500接收延迟模块490的输出。加法器510从延迟模块460的输出减去延迟模块490的输出而加法器520从延迟模块480的输出减去延迟模块470的输出。增益模块530接收加法器570的输出而增益模块540接收加法器520的输出。然后加法器550将增益模块530、540的输出相加。然后加法器560将加法器550的输出和增益模块500的输出相加。然后接收加法器560的输出作为给转换模块570的输入之一。至转换模块570的第二输入是选择输入440。
Δ-∑调制器430A的其它部分采用加法器580，其将延迟模块460和480的输出相加。该加法器580的输出由增益模块590接收。增益模块600接收延迟模块470的输出并且该增益模块600的输出由加法器610加到延迟模块490的输出。然后加法器610的输出由加法器620从增益模块590的输出中减去。加法器620的输出为转换模块570的第三输入。
根据选择输入440的值，转换模块或者发送加法器560的输出或者加法器620的输出作为滤波器430A的输出。如果选择加法器560的输出，则滤波器430A的输出是5阶滤波器。类似的，如果选择加法器620的输出，则430A的输出为4阶滤波器。
作为对以上所述Δ-∑调制器的附加改进，可以增加后置滤波器以对Δ-∑调制器的输出进行滤波。参照图10，图8的Δ-∑调制器示出加了一个后置滤波器630，其接收调制器的整数输出60。后置滤波器630将整数输出60进行分支并且由延迟模块640接收。然后延迟模块640的输出由“与”模块650接收。“与”模块还接收使能或禁止后置滤波器630的使能输入660。如果使能输入650被激活，延迟模块640的输出由加法器670相加到整数输出60。因此加法器670的输出是Δ-∑调制器的最终输出。
后置滤波器630可以用于任何其输出可能需要进一步处理的Δ-∑调制器。也可以采用其它类型的后置滤波器。事实上，任何FIR(有限脉冲响应)滤波器可以用作后置滤波器。在图10的后置滤波器中，该滤波器为1+2-1并且是可编程的(能够使能/禁止)。
理解本发明的技术人员可以设想到其它的结构和实施方式或者变形，所有这些都落入所附权利要求限定的本发明的保护范围内。