核心逻辑电路及时脉信号偏移调整方法

摘要

本发明是为一种核心逻辑电路及时脉信号偏移调整方法，具体涉及一种时脉信号偏移调整的核心逻辑电路，尤指应用于一核心逻辑电路与其所接收的一第一频率时脉信号与一第二频率时脉信号之间，该时脉信号偏移号调整方法包含下列步骤：于一单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生一数据；以及当该数据为一第一数据时而使该核心逻辑电路进入一时脉信号调整状态，以进行调整该第一频率时脉信号与该第二频率时脉信号之间所产生的一相位差值。本发明所述的核心逻辑电路及时脉信号偏移调整方法，解决了因为时脉信号偏移所产生计算机系统无法正常运作的问题。

权利要求

1.一种核心逻辑电路，其特征在于，用于一计算机系统中，且应用于一第一频率时脉信号与一第二频率时脉信号之间，该核心逻辑电路包含：一第一芯片，其是可接收该第一频率时脉信号；

一第二芯片，信号连接于该第一芯片，其是可接收该第二频率时脉信号；以及一时脉信号调整单元，信号连接于该第一芯片与该第二芯片，其是可接收该第一频率时脉信号与该第二频率时脉信号，并于一单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生一采样码，该核心逻辑电路根据该采样码来判断该第一频率时脉信号与该第二频率时脉信号之间所产生的一相位差值是否达到了使该计算机系统无法正常运作的标准；

其中，当该采样码为表示该相位差值达到了使该计算机系统无法正常运作的标准的一第一数据时，该时脉信号调整单元进入一时脉信号调整状态，以调整缩短该相位差值；

当该采样码为表示该相位差值处于使该计算机系统正常运作的范围内的一第二数据时，该时脉信号调整单元进入一运作侦测状态，使得该第一芯片与该第二芯片的功能得以运作且该时脉信号调整单元持续侦测该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该采样码。

2.根据权利要求1所述的核心逻辑电路，其特征在于，于该单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样是可为于一第一长度时间内利用该第一频率时脉信号周期的一上升沿或一下降沿在不同的时间点对该第二频率时脉信号进行采样而产生出一第一采样码。

3.根据权利要求2所述的核心逻辑电路，其特征在于，该第一长度时间大于该第二频率时脉信号周期的一半。

4.根据权利要求1所述的核心逻辑电路，其特征在于，于该单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样是可为于一第二长度时间内利用该第一频率时脉信号周期的一上升沿或一下降沿在不同的时间点对该第二频率时脉信号进行采样而产生出一第二采样码。

5.根据权利要求1所述的核心逻辑电路，其特征在于，该单位时间是依据一采样致能信号所决定。

6.根据权利要求5所述的核心逻辑电路，其特征在于，该采样致能信号具有一周期为该第一频率时脉信号的周期的倍数。

7.根据权利要求6所述的核心逻辑电路，其特征在于，该采样致能信号的该周期为该第二频率时脉信号的周期的倍数。

8.根据权利要求1所述的核心逻辑电路，其特征在于，所应用的该第一频率时脉信号的频率大于该第二频率时脉信号的频率。

9.根据权利要求1所述的核心逻辑电路，其特征在于，该时脉信号调整单元是可调整该第一频率时脉信号的周期符合一特定条件并利用调整过后的该第一频率时脉信号对该第二频率时脉信号进行采样而产生该第一数据或该第二数据。

10.一种时脉信号偏移调整方法，其特征在于，应用于一计算机系统的核心逻辑电路与该核心逻辑电路所接收的一第一频率时脉信号与一第二频率时脉信号之间，该时脉信号偏移调整方法包含下列步骤：利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生一采样码，该核心逻辑电路根据该采样码来判断该第一频率时脉信号与该第二频率时脉信号之间所产生的一相位差值是否达到了使该计算机系统无法正常运作的标准；以及其中，当该采样码为表示该相位差值达到了使该计算机系统无法正常运作的标准的一第一数据时，该核心逻辑电路进入一时脉信号调整状态，以调整缩短该相位差值；

当该采样码为表示该相位差值处于使该计算机系统正常运作的范围内的一第二数据时，该时脉信号调整单元进入一运作侦测状态，以使该核心逻辑电路中的芯片进行功能的运作，且该核心逻辑电路持续侦测该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该采样码。

11.根据权利要求10所述的时脉信号偏移调整方法，其特征在于，该第一频率时脉信号的周期大于该第二频率时脉信号的周期的一半。

12.根据权利要求10所述的时脉信号偏移调整方法，其特征在于，利用该第一频率时脉信号对该第二频率时脉信号进行采样依据一采样致能信号所决定。

13.根据权利要求12所述的时脉信号偏移调整方法，其特征在于，该采样致能信号具有一周期为该第一频率时脉信号的周期的倍数。

14.根据权利要求13所述的时脉信号偏移调整方法，其特征在于，该采样致能信号的该周期为该第二频率时脉信号的周期的倍数。

15.根据权利要求10所述的时脉信号偏移调整方法，其特征在于，更包含下列步骤：

调整该第一频率时脉信号的周期符合一特定条件，利用调整过后的该第一频率时脉信号对该第二频率时脉信号进行采样而产生该第一数据或该第二数据。

说明书

核心逻辑电路及时脉信号偏移调整方法

技术领域

[0001] 本发明是为一种时脉信号偏移调整方法及应用该方法的核心逻辑电路，尤指应用于一核心逻辑电路与其所接收的一第一频率时脉信号与一第二频率时脉信号之间的一种时脉信号偏移调整方法。

背景技术

[0002] 一般个人计算机或笔记型计算机的主机板，其基本构成主要是由中央处理单元(Central Processing Unit以下简称：CPU)、控制各种设备的芯片组(Chipset)以及一些周边电路所组成，其中央处理单元(CPU)便是整个计算机系统的核心所在，最主要的工作便是处理和控制整个计算机各部分之间彼此的运作，以及进行逻辑的运算；而芯片组(Chipset)则是负责联系中央处理单元(CPU)与其它周边设备之间的运作，芯片组(Chipset)的组合也有很多不同的方式，目前主机板制造商通常采用两个为一组的方式，用来负责主机板本身大部分的功能，这两个主要的芯片(Chip)称为北桥芯片(North Bridge Chip)与南桥芯片(SouthBridge Chip)，其中北桥芯片(North Bridge Chip)负责联系主机板上所有的高速的总线(bus)，其总线(bus)的效能多为2GBps到5GBps，而南桥芯片(South Bridge Chip)负责I/O总线之间的通信，负责联系系统中较慢速的部分，并与基本输入输出系统(BIOS)沟通，其总线的效能多为10MBps到1GBps之间。

[0003] 请参见图1，其是为一主机板1上各元件配置方块图。由此方块图所示，我们可以清楚的看出主机板1是以一中央处理单元(CPU)11作为系统的架构，中央处理单元11信号连接于由一北桥芯片(North Bridge Chip)121与一南桥芯片(South BridgeChip)122所组成的芯片组(Chipset)12，其中北桥芯片121以一前置总线(Front Side Bus，FSB)101与中央处理单元11相互联系；以一存储器总线102与一主存储器(Main Memory)13相互联系以及以一AGP总线103与一图形加速端口(AcceleratedGraphics Port，AGP)14沟通，而南桥芯片(South Bridge Chip)122以一PCI总线104与一外围设备互连(Peripheral ComponentInterconnect，PCI)接口15相互连接，另外与南桥芯片连接的还有一ISA(Industry Sta ndard Architecture)接口16、一通用串行总线(Universal Serial Bus，以下简称USB)接口17、一IDE(Integrated Drive Electronics)接口18、一鼠标19与一键盘20，而目前市面上较新型的主机板，南桥芯片上更连接有一串行式高等连接技术接口(Serial Advanced Technology Attachment，SATA)21。

[0004] 经由上述我们可以得知，中央处理单元(CPU)必须和北桥芯片与南桥芯片所构成的芯片组相互的配合才能使整个计算机系统正常的运作，并使得透过各种接口外接于计算机系统上的各种电子装置能够受到中央处理单元(CPU)的控制，例如：液晶显示器、光盘机、硬盘机、软盘机、键盘与鼠标等的周边设备，因此，中央处理单元(CPU)在整个计算机系统中扮演着相当重要的角色，而用来衡量中央处理单元(CPU)功能的指标主要有MIPS(Million Instruction Per Second)以及MHz(Mega Herz)，前者指的是中央处理单元(CPU)每秒可执行多少百万个指令，后者指的是中央处理单元(CPU)每秒钟可以振荡几百万次。当中央处理单元在针对每一个指令开始进行运算时，便是靠着设置在主机板上的一时脉产生器(例如可以是石英振荡器，在图1中未示出)的振荡来产生连续的时脉信号，使得中央处理单元能够顺利的处理每秒钟所要处理运算的上百万个指令。然而，该时脉产生器所产生的时脉信号会受到电容效应(capacitance loading)、温度或是电路布局(Layout)等因素的影响而造成时脉信号偏移(Clock skew)的问题。

[0005] 通常该芯片组12在接收来自时脉产生器所产生不同频率的时脉信号后，便开始执行该芯片组12所具有的功能，此时，在该芯片组12接收来自时脉产生器所产生不同频率的时脉信号时，若产生的时脉信号偏移(Clock skew)的程度过大，也就是说时脉信号受到上述电容效应(capacitance loading)、温度或是电路布局(Layout)等因素的影响，造成不同频率时脉信号之间的相位差太大，如此便会使得计算机系统产生无法正常运作的情况，例如：完全不能开机或者是当操作系统在执行应用程序时无预警的死机等。因此，时脉信号偏移(Clock skew)程度的大小与计算机系统是否能够正常运作，有着相当密切的关系，而如何解决上述因为时脉信号偏移(Clock skew)所产生计算机系统无法正常运作的问题，是为发展本发明的最主要的目的。

发明内容

[0006] 为实现上述目的，本发明揭露一种核心逻辑电路，用于一计算机系统中，且应用于一第一频率时脉信号与一第二频率时脉信号之间，该核心逻辑电路包含：一第一芯片，其是可接收该第一频率时脉信号；一第二芯片，信号连接于该第一芯片，其是可接收该第二频率时脉信号；以及一时脉信号调整单元，信号连接于该第一芯片与该第二芯片，其是可接收该第一频率时脉信号与该第二频率时脉信号，并于一单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生一采样码，该核心逻辑电路根据该采样码来判断该第一频率时脉信号与该第二频率时脉信号之间所产生的一相位差值是否达到了使该计算机系统无法正常运作的标准；其中，当该采样码为表示该相位差值达到了使该计算机系统无法正常运作的标准的一第一数据时，该时脉信号调整单元进入一时脉信号调整状态，以调整缩短该相位差值；当该采样码为表示该相位差值处于使该计算机系统正常运作的范围内的一第二数据时，该时脉信号调整单元进入一运作侦测状态，使得该第一芯片与该第二芯片的功能得以运作且该时脉信号调整单元持续侦测该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该采样码。

[0007] 本发明所述的核心逻辑电路，于该单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样是可为于一第一长度时间内利用该第一频率时脉信号周期的一上升沿或一下降沿在不同的时间点对该第二频率时脉信号进行采样而产生出一第一采样码。

[0008] 本发明所述的核心逻辑电路，该第一长度时间大于该第二频率时脉信号周期的一半。

[0009] 本发明所述的核心逻辑电路，于该单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样是可为于一第二长度时间内利用该第一频率时脉信号周期的一上升沿或一下降沿在不同的时间点对该第二频率时脉信号进行采样而产生出一第二采样码。

[0010] 本发明所述的核心逻辑电路，该单位时间是依据一采样致能信号所决定。

[0011] 本发明所述的核心逻辑电路，该采样致能信号具有一周期为该第一频率时脉信号的周期的倍数。

[0012] 本发明所述的核心逻辑电路，该采样致能信号的该周期为该第二频率时脉信号的周期的倍数。

[0013] 本发明所述的核心逻辑电路，所应用的该第一频率时脉信号的频率大于该第二频率时脉信号的频率。

[0014] 本发明所述的核心逻辑电路，该时脉信号调整单元是可调整该第一频率时脉信号的周期符合一特定条件并利用调整过后的该第一频率时脉信号对该第二频率时脉信号进行采样而产生该第一数据或该第二数据。

[0015] 本发明所述的核心逻辑电路，该特定条件是可为该第一频率时脉信号的周期大于该第二频率时脉信号的周期的二分之一。

[0016] 本发明另提供一种时脉信号偏移调整方法，应用于一计算机系统的核心逻辑电路与该核心逻辑电路所接收的一第一频率时脉信号与一第二频率时脉信号之间，该时脉信号偏移调整方法包含下列步骤：利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生一采样码，该核心逻辑电路根据该采样码来判断该第一频率时脉信号与该第二频率时脉信号之间所产生的一相位差值是否达到了使该计算机系统无法正常运作的标准；以及其中，当该采样码为表示该相位差值达到了使该计算机系统无法正常运作的标准的一第一数据时，该核心逻辑电路进入一时脉信号调整状态，以调整缩短该相位差值；当该采样码为表示该相位差值处于使该计算机系统正常运作的范围内的一第二数据时，该时脉信号调整单元进入一运作侦测状态，以使该核心逻辑电路中的芯片进行功能的运作，且该核心逻辑电路持续侦测该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该采样码。

[0017] 本发明所述的核心逻辑电路及时脉信号偏移调整方法，解决了因为时脉信号偏移所产生计算机系统无法正常运作的问题。

附图说明

[0018] 图1，其是为一主机板上各元件配置方块图。

[0019] 图2，其是为本发明为改善已知技术的缺失所发展出一核心逻辑电路方块示意图。

[0020] 图3，其是为应用于上述该核心逻辑电路中的一时脉信号偏移调整方法流程示意图。

[0021] 图4A，其是为本发明为改善已知技术手段的缺失所发展出一时脉信号偏移调整方法的一第一较佳实施例流程示意图。

[0022] 图4B、图4C及图4D，其是本发明第一较佳实施例的时脉信号图。

[0023] 图5A，其是为本发明为改善已知技术手段的缺失所发展出一时脉信号偏移调整方法的一第二较佳实施例流程示意图。

[0024] 图5B、图5C及图5D，其是本发明第二较佳实施例的时脉信号图。

具体实施方式

[0025] 本发明得通过下列图式及说明，可得一更深入的了解。

[0026] 请参见图2，其是为本发明为改善已知技术手段的缺失所发展出一核心逻辑电路功能方块示意图，而本发明所述的核心逻辑电路20主要是应用在一主机板2上所发出的一第一频率时脉信号21与一第二频率时脉信号22之间，其中该第一频率时脉信号21的频率大于该第二频率时脉信号22。从图2中我们可以清楚的看出该核心逻辑电路20主要包含有一北桥芯片201、一南桥芯片202以及一时脉信号调整单元203，而本发明最大的特征就是在该核心逻辑电路20当中增设有该时脉信号调整单元203，从先前技术中我们可以得知在已知的技术手段中，当不同频率的时脉信号输入到该核心逻辑电路20后，便直接由该北桥芯片201或该南桥芯片202所接收，进而使该核心逻辑电路20得以运作其功能，倘若于其间所产生的时脉信号偏移(Clock skew)程度过大，也就是两个不同频率时脉信号间的相位差值超过了可容许的范围时，便会使该核心逻辑电路20在毫无预警的情况下停止其功能的运作造成整个计算机系统的异常(例如是死机)，因此，本发明特别在该核心逻辑电路20中提供了该时脉信号调整单元203，其是可先行的接收该第一频率时脉信号21与该第二频率时脉信号22，并在一单位时间内利用频率较快的该第一频率时脉信号21对该第二频率时脉信号22进行采样而产生出一数据，其中当该数据为一第一数据时而使该时脉信号调整单元203进入一时脉信号调整状态，以进行调整该第一频率时脉信号21与该第二频率时脉信号22之间所产生的一相位差值，而当该数据为一第二数据时则使该时脉信号调整单元203进入一运作侦测状态，使得该北桥芯片201与该南桥芯片202的功能得以运作且该时脉信号调整单元203持续侦测该第一频率时脉信号21对该第二频率时脉信号22进行采样所产生的该数据。如此一来，本发明技术手段便可针对两不同频率时脉信号间所产生时脉信号偏移(Clock skew)的问题进行改善。以下再就本发明的技术特征以方法流程说明的方式作进一步的描述。

[0027] 请参见图3，其是为应用于上述该核心逻辑电路中的一时脉信号偏移调整方法流程示意图。从图中我们可以清楚的看出，首先，由该核心逻辑电路接收该第一频率时脉信号与该第二频率时脉信号；该时脉信号调整单元于一单位时间内利用该第一频率时脉信号对该第二频率时脉信号进行采样而产生出该数据；该时脉信号调整单元判断该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该数据是为该第一数据或该第二数据；倘若该第一频率时脉信号对该第二频率时脉信号进行采样所产生的数据为该第一数据，则该时脉信号调整单元进入该时脉信号调整状态；倘若该第一频率时脉信号对该第二频率时脉信号进行采样所产生的数据为该第二数据，则该时脉信号调整单元进入该运作侦测状态。

[0028] 经由上述的技术说明我们可以清楚的得知，本发明主要的技术特征在于当有不同频率的时脉信号(如上述的该第一频率时脉信号与该第二频率时脉信号)输入到该核心逻辑电路时，该核心逻辑电路会利用频率较快的时脉信号来对频率较慢的时脉信号进行采样的动作，而该核心逻辑电路便会根据进行采样之后所得到的数据来判断所输入不同频率时脉信号之间的相位差是否达到了会使整个操作系统无法正常运作的标准，倘若在不同频率时脉信号之间的相位差达到了会使整个操作系统无法正常运作的标准时，则本发明所提供的技术手段便会针对此一情况调整缩短不同频率时脉信号之间的相位差，而当不同频率时脉信号之间的相位差在正常的范围内时，本发明所提供的技术手段也会持续的对不同频率时脉信号之间的相位差进行侦测与监控，如此一来，确实解决了在先前技术中所产生的缺失，进而完成发展本发明的最主要的目的。

[0029] 请参见图4A、图4B、图4C及图4D，其是为本发明为改善已知技术手段的缺失所发展出一时脉信号偏移调整方法的一第一较佳实施例流程示意图及时脉信号图，本实施例所述的时脉信号调整方法是应用于上述的该核心逻辑电路中。本发明的技术特征即是在于当不同频率的时脉信号输入至该核心逻辑电路中时，该核心逻辑电路便会先利用频率较快的时脉信号来对频率较慢的时脉信号进行采样来产生数据，进而利用该数据来判断时脉信号之间是否有时脉信号偏移程度过大的情形发生，而在采样的过程中，频率较快的时脉信号的周期长度必须要与被采样的时脉信号的周期之间符合一第一特定条件，而该第一特定条件为该第一频率时脉信号的周期大于该第二频率时脉信号的周期的二分之一，如此才能够于单位时间内利用该第一频率时脉信号周期的上升沿或下降沿在不同的时间点对该第二频率时脉信号进行采样。如图4A所示的流程图我们可以清楚的看出，首先，该核心逻辑电路接收该第一频率时脉信号(频率较快)与该第二频率时脉信号(频率较慢)；该时脉信号调整单元判断该第一频率时脉信号与该第二频率时脉信号的周期是否符合该第一特定条件，倘若该第一频率时脉信号不符合该第一特定条件，则该时脉信号调整单元对该第一频率时脉信号进行周期长度的调整，使得该第一频率时脉信号能够符合该第一特定条件；倘若该第一频率时脉信号与该第二频率时脉信号的周期符合该第一特定条件，则该时脉信号调整单元利用该第一频率时脉信号开始对该第二频率时脉信号进行采样而产生该数据；
该时脉信号调整单元判断该第一频率时脉信号对该第二频率时脉信号进行采样所产生的该数据是为该第一数据或该第二数据；倘若该第一频率时脉信号对该第二频率时脉信号进行采样所产生的数据为该第一数据，则该时脉信号调整单元进入该时脉信号调整状态；倘若该第一频率时脉信号对该第二频率时脉信号进行采样所产生的数据为该第二数据，则该时脉信号调整单元进入该运作侦测状态。如图4B所示，当该第一频率时脉信号31与该第二频率时脉信号32的周期符合该第一特定条件时，该第一频率时脉信号31便可于一第一长度时间30内根据该第一频率时脉信号周期的上升沿与下降沿在不同的时间点来对该第二频率时脉信号32进行采样而产生一采样码301，并根据所采样出来的该采样码301来判断该第一频率时脉信号31与该第二频率时脉信号32之间的时脉信号偏移程度是否过大，又如图4B所示，当该第一频率时脉信号31在对该第二频率时脉信号32采样出下一个采样码时，必须要间隔一采样周期长度，而该采样周期长度是可经由该第一频率时脉信号31与该第二频率时脉信号32的周期的公倍数来决定。另外，上述该第一长度时间30是根据一采样致能信号(samplingenable signal)33来决定。并且，该第一长度时间30是大于该第二频率时脉信号32周期的一半。此外，该采样致能信号33的周期为该第一频率时脉信号
31与该第二频率时脉信号32的周期的公倍数。在此实施例中，该采样致能信号33的周期是该第一频率时脉信号31的周期的六倍，亦是该第二频率时脉信号32的周期的四倍。如图4B与图4C所示，该第一频率时脉信号31对该第二频率时脉信号32所采样出来的该采样码301为(0，1，0)与(0，1，1)，则该时脉信号调整单元便可依据上述的该采样码301判断该第一频率时脉信号31与该第二频率时脉信号32之间的时脉信号偏移程度落在合理的范围内，意即该第一频率时脉信号31与该第二频率时脉信号32之间的相位差不会造成系统的异常。而如图4D所示，该第一频率时脉信号对该第二频率时脉信号所采样出来的该采样码301为(0，0，1)，则该时脉信号调整单元判断该第一频率时脉信号与该第二频率时脉信号之间的时脉信号偏移程度过大，需要对该第一频率时脉信号与该第二频率时脉信号之间的相位差进行调整。

[0030] 请参见图5A、图5B、图5C及图5D，其是为本发明为改善已知技术手段的缺失所发展出一时脉信号偏移调整方法的一第二较佳实施例流程示意图及时脉信号图，本实施例所述的时脉信号调整方法是应用于上述的该核心逻辑电路中。从图中我们可以清楚的看出本实施例与第一较佳实施例不同的地方在于该第一频率时脉信号对该第二频率时脉信号进行采样的过程中，该第一频率时脉信号与该第二频率时脉信号的周期间必须要符合一第二特定条件，而该第二特定条件在本例中是以调整成两倍的该第一频率时脉信号的周期等于三倍的该第二频率时脉信号的周期为例进行说明，另外，该第一频率时脉信号对该第二频率时脉信号进行采样的单位时间更改为时间长度较长的一第二长度时间40，如此一来，便可如图5B所示，该第一频率时脉信号41便可于该第二长度时间40内根据该第一频率时脉信号周期的一上升沿与一下降沿在不同的时间点来对该第二频率时脉信号42进行采样而产生一采样码401，并根据所采样出来的该采样码401来判断该第一频率时脉信号41与该第二频率时脉信号42之间的时脉信号偏移程度是否过大。上述该第二长度时间40是根据一采样致能信号(samplingenable signal)43所决定，且该第二长度时间40亦大于该第二频率时脉信号42周期的一半。而该第一频率时脉信号41与该第二频率时脉信号42的周期的公倍数是可决定一采样周期长度。如图5B与图5C所示，该第一频率时脉信号41对该第二频率时脉信号42所采样出来的该采样码401为(0，1，0，0)与(0，1，1，0)，则该时脉信号调整单元便可依据上述的该采样码401判断该第一频率时脉信号41与该第二频率时脉信号42之间的时脉信号偏移程度在本实施中是落在合理的范围内，意即该第一频率时脉信号41与该第二频率时脉信号42之间的相位差不会造成系统的异常。而如5D所示，该第一频率时脉信号41对该第二频率时脉信号42所采样出来的该采样码401为(0，0，1，0)，则该时脉信号调整单元判断该第一频率时脉信号41与该第二频率时脉信号42之间的时脉信号偏移程度过大，需要对该第一频率时脉信号41与该第二频率时脉信号42之间的相位差进行调整，而在本实施例中有部分技术说明与第一较佳实施例相同，故在本实施例中不再加以赘述。

[0031] 综合以上技术说明，本发明所述的应用于核心逻辑电路中的时脉信号偏移调整方法，其主要的技术特征就是在于针对输入到核心逻辑电路中不同频率的时脉信号先进行时脉信号偏移的调整，以避免程度过大的时脉信号偏移对整个核心逻辑电路的运作造成影响，如此一来，便能够解决已知技术手段所产生的缺失，进而完成发展本发明的最主要的目的。

[0032] 以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

[0033] 附图中符号的简单说明如下：

[0034] 主机板：1

[0035] 中央处理单元：11

[0036] 北桥芯片：121

[0037] 南桥芯片：122

[0038] 芯片组：12

[0039] 前置总线：101

[0040] 存储器总线：102

[0041] 主存储器：13

[0042] AGP总线：103

[0043] 图形加速端口：14

[0044] PCI总线：104

[0045] 外围设备互连接口：15

[0046] ISA接口：16

[0047] 通用串行总线接口：17

[0048] IDE接口：18

[0049] 鼠标：19

[0050] 键盘：20

[0051] 串行式高等连接技术接口：21

[0052] 主机板：2

[0053] 第一频率时脉信号：21

[0054] 第二频率时脉信号：22

[0055] 核心逻辑电路：20

[0056] 北桥芯片：201

[0057] 南桥芯片：202

[0058] 时脉信号调整电路：203

[0059] 第一长度时间：30

[0060] 第一频率时脉信号：31

[0061] 第二频率时脉信号：32

[0062] 采样致能信号：33

[0063] 采样码：301

[0064] 第二长度时间：40

[0065] 第一频率时脉信号：41

[0066] 第二频率时脉信号：42

[0067] 采样致能信号：43

[0068] 采样码：401