选择性遮蔽III-N层和制备独立的III-N层或器件的方法

摘要

一种用于在III-N层上形成掩模材料的方法，其中，III表示从Al、Ga和In中选择的元素周期表的III族的至少一种元素，其中，提供具有表面的III-N层，所述III-N层包括多于一个刻面。掩模材料被选择性只沉积在一个或多个但不是所有的刻面上。在生长条件下在III-N层的外延生长期间特别进行掩模材料的沉积，通过外延生长(i)在第一类型或第一组刻面上选择性地生长至少一个进一步的III-N层和(ii)同时在第二类型或第二组刻面上选择性沉积掩模材料。通过根据本发明的方法，可以产生独立的厚的III-N层。此外，可以产生具有特定结构或层的半导体器件或元件。

权利要求

1.一种用于在III-N层上形成掩模材料的方法，其中，III表示元素周期表的III族的至少一种元素，所述元素从Al、Ga和In中选择，所述方法包括以下步骤：提供具有表面的III-N层，所述表面包括多于一个刻面；并且

在未被所述掩模材料覆盖的刻面上生长III-N层期间，在一个或多个但不是所有的刻面上选择性沉积所述掩模材料，其中所述掩模材料被选择为阻止其上的III-N层生长的材料。

2.根据权利要求1所述的方法，其中，在也用于所述III-N层的生长的相同的反应器内进行所述掩模材料的沉积。

3.根据权利要求1所述的方法，其中，在所述掩模材料选择性沉积的同时，在除选择性沉积所述掩模材料的那个或那些刻面之外的刻面的至少一个、多个或所有上进行另一III-N层的外延生长。

4.根据权利要求1所述的方法，其中在具有包括多于一个刻面的表面的所述III-N层上，(i)在第一类型或第一组刻面上选择性地生长至少一个另一III-N层，和(ii)同时在第二类型或第二组刻面上选择性沉积所述掩模材料。

5.根据权利要求4所述的方法，其中，在生长条件下，在生长工艺的至少一部分的过程中，进行外延生长，以便将用于所述掩模材料的至少一个源提供到外延反应器中，并且在第一类型或第一组刻面上的III-N材料系统的生长速率比在第二类型或第二组刻面上的生长速率高。

6.根据权利要求1所述的方法，其中，

在横向生长速率与垂直生长速率分别不同的生长条件下，在生长工艺的至少一部分的过程中，执行所述III-N层的外延生长；和在分别不同的横向和垂直生长速率期间，将用于所述掩模材料的至少一个源提供到外延反应器中。

7.根据权利要求1、4或6所述的方法，其中，所述掩模材料包括氮化合物或氧化合物。

8.根据权利要求1、4或6所述的方法，其中，所述掩模材料包括硅化合物。

9.根据权利要求1、4或6所述的方法，其中，所述掩模材料包括氮化硅，通过采用氨或胺以及硅烷或氯硅烷来沉积该氮化硅。

10.根据权利要求1、4或6所述的方法，其中，所述掩模材料包括氮化硅，通过采用NH3或(CH3)2NNH2以及SilH2l+2或者SilClmHn来沉积该氮化硅，其中，l是从1到8的整数，而m和n分别是0或具有2l+2的和的整数。

11.根据权利要求1、4或6所述的方法，其中，所沉积的所述掩模材料是第二掩模材料，其中，在先前步骤中，第一掩模材料的图案已经被形成在衬底、模板或基底层上，并且从该图案的未遮蔽部分开始，随后生长具有包括多于一个刻面的表面的所述III-N层。

12.根据权利要求1、4或6所述的方法，其中，采用MOVPE或HVPE方式生长III-N层。

13.一种用于制备独立的III-N层的方法，其中，III表示元素周期表的III族的至少一种元素，所述元素从Al、Ga和In中选择，所述方法包括以下步骤：执行根据权利要求1、4或6的方法，用于在衬底、模板或基底层上形成选择性地遮蔽的III-N层，和形成另一III-N层，

其中，在另一III-N层和衬底、模板或基底层之间的区域中形成选择性遮蔽，和使所述另一III-N层与衬底、模板或基底层分离，从而提供独立的III-N层。

14.根据权利要求13所述的方法，其中，由于选择性遮蔽而在衬底和所述另一III-N层之间产生空隙，和/或其中，所述另一III-N层能够与衬底、模板或基底层自分离。

15.根据权利要求13所述的方法，其中，所述另一III-N层通过间隔开的条纹或通过间隔开的柱与衬底、模板或基底层连接。

16.根据权利要求13所述的方法，其中，在除与衬底、模板或基底层的主表面平行的平面中的刻面之外的一个或多个刻面上形成选择性遮蔽。

17.根据权利要求13所述的方法，其中，所述另一III-N层通过外延生长形成为具有所需的厚度，该外延生长工艺是MOVPE或HVPE。

18.一种用于制造包含III-N材料的器件的方法，其中，III表示元素周期表的III族的至少一种元素，所述元素从Al、Ga和In中选择，所述方法包括以下步骤：执行根据权利要求1、4或6的方法，用于在衬底、模板或基底层上形成选择性遮蔽的III-N层，以便在所形成的多个刻面的III-N层的至少一个刻面上形成选择性遮蔽；和在至少一个未遮蔽的刻面上形成用于器件的至少一层。

19.根据权利要求18所述的方法，其中，选择性遮蔽被形成在与衬底、模板或基底层的主表面平行的平面中取向的刻面上，并且用于器件的至少一层被形成在不与衬底、模板或基底层的主表面平行的平面中的至少一个其它刻面上。

20.根据权利要求18所述的方法，其中，用于器件的至少一层包括量子结构。

21.根据权利要求18所述的方法，其中，通过外延生长形成用于器件的至少一层，该外延生长工艺是MOVPE或HVPE。

说明书

选择性遮蔽III-N层和制备独立的III-N层或器件的方法

技术领域

[0001] 本发明涉及一种用于在生长期间选择性覆盖预定晶体刻面(crystal facet)(晶面)的方法，尤其涉及III族-氮化物(简化为：III-N)特别是(Al、Ga、In)N的外延生长，以及用于独立(freestanding)的III-N层和器件或元件的制备的工艺，以及通过这种工艺制造例如光电和电子器件等。

[0002] 背景技术

[0003] 目前，材料系统III-N(其中III表示从Al、Ga和In中选择的元素周期表的III族的至少一种元素)在半导体材料中起着重要的作用。其用于光电和电子器件领域。当制备或制造新器件以及当将III-N层与外来衬底分离时，在各种应用中采用对半导体晶片的预定部分的遮蔽(masking)。

[0004] 介质材料原位沉积是已知的(美国专利No.6802902、US-A-20040137732)；但是，只描述了非结构化衬底，其在表面上分别只有一个确定的晶体刻面(晶面)。此外，整个晶片由掩模完全覆盖。因此，该工艺只能用来减少位错密度或同时用来使应变弛豫，但是，不能用于复杂结构的制造。

[0005] K.Tomita等在phys.stat.sol.(a)，194，p.563(2002)中描述了自分离的独立的块材(bulk)GaN层的制备。在用于GaN层的生长的外延反应器外，在一个步骤中在兰宝石外来衬底上产生单一掩模。从掩模的暴露部分开始，进行跨过掩模的外延横向过生长，用来形成厚的GaN层。这样，所形成的GaN层与兰宝石衬底自分离。

[0006] 在JP-A-2004-051415和JP-A-2004-055799所描述的工艺中，III-N层结构化，以便在进一步生长之后，只有条纹或柱保留作为衬底和III-N层之间的连接。 [0007] Y.Oshima等 在 phys.stat.sol.(a)，194，p.554(2002) 和A.Usui 等 在 phys.stat.sol.(a)，194，p.572(2002)中描述了通过所谓的“空隙辅助分离(void assisted separation)”来制备独立的GaN层。而且在外延反应器的外面，TiN层形成在兰宝石/GaN衬底上。在进一步的退火步骤中，将该衬底转换为“纳米网络(nano net)”。厚的GaN层的随后的外延生长导致衬底和厚的GaN层之间的微小空隙。

[0008] S.Bohyama等(Japanese Journal of AppliedPhysics，Vol.44，L24(2005))已经描述了在结构化衬底上的生长，其中，某些晶体刻面已经由掩模覆盖。为此目的，第一掩模的外部形成是必须的，然后执行外延步骤用于该结构的产生。然后，又在外延反应器外部形成第二掩模并且必须结构化。因此，首先在GaN层上形成SiO2掩模，随后又去除位于下面的GaN层的顶面，以便提供用于进一步生长的种子。这里，结构的位置必须在第一掩模的结构之上准确对准。

[0009] 此外，在III-N材料系统中的量子结构的形成(异质结构)已经引起了关注。按照惯例，III-N量子阱已经生长在外来衬底的不同于(0010)-平面或c-平面的平面(如兰宝石的r-平面等)上，其中GaN沿a-方向(H.N.Ng，Appl.Phys.Lett.80，4369(2002)和M.D.Craven等，Appl.Phys.Lett.81，1201(2002))，或者 在LiAlO2衬 底的m-平 面(P.Waltereit 等，J.Cryst.Growth218，143(2000)) 上 生 长。Neubert 等 (Appl.Phys.Lett.87，182111(2005))已经在III-N(即GaN)刻面上外延生长III-N(即GaInN)量子阱，但是不能只在特定面上生长III-N量子阱。

发明内容

[0010] 本发明的目的是提供一种用于在III-N层上沉积掩模材料的工艺，从而提供包含在III-N材料系统中选择性形成的后续层的独立的III-N层和/或器件的制备或供应的高效可能性。

[0011] 在一个方面，本发明提供一种用于在III-N层上形成掩模材料的工艺，其中III表示从Al、Ga和In中选择的元素周期表的III族的至少一种元素，其中，提供具有表面的III-N层，所述III-N层包括多于一个刻面；并且掩模材料选择性沉积在一个或多个但不是所有的刻面上。

[0012] 在另一方面，本发明提供一种用于采用外延方式生长至少部分遮蔽的III-N层的工艺，其中，III表示同上，所述工艺包括：提供具有表面的III-N层，其包括多于一个刻面；和在生长条件下进行外延生长，通过外延生长(i)在第一类型或第一组刻面上选择性地生长至少一个进一步的III-N层和(ii)同时进行在第二类型或第二组刻面上的选择性沉积掩模材料。

[0013] 在另一方面，本发明还提供一种用于在外延反应器中采用外延方式生长至少部分遮蔽的III-N层的工艺，其中，III表示从Al、Ga和In中选择的元素周期表的III族的至少一种元素，所述工艺包括：在横向生长速率与垂直生长速率分别不同(优选为基本上不同)的生长条件下，在至少部分生长工艺中，执行外延生长，和在分别不同的横向和垂直生长速率周期期间，将至少一个用于掩模材料的源提供到外延反应器中。在该方式中，允许掩模材料沉积在以较低生长速率形成的至少一个平面(刻面)上。

[0014] 根据本发明的该实施例，垂直生长速率是指一个影响水平(0001)表面刻面的面，而横向生长速率是指一个影响任何一个或所有其它表面刻面的面，包括倾斜的和/或垂直的表面刻面。

[0015] 为了达到选择性，通过各自的横向和垂直生长速率之间的足够大的比率或者反之通过各自的垂直和横向生长速率之间的足够大的比率来限定横向和垂直生长速率之间的适当的差异。例如，“足够大”是指各自的比率因数是至少1.5或更大，优选为至少3.0或更大，至少为5.0或更大尤其是至少为10.0或更大则更优选。

[0016] 本发明的工艺的不同方面共同提供了一个优点：掩模材料选择性并有效地形成在III-N层易于提供的多个刻面的一种类型或子组上。在 具有多于一个生长刻面的III-N材料的外延生长期间，在原位形成该选择性刻面遮蔽的沉积。避免遮蔽所有可到达的刻面，从而允许未遮蔽的刻面在III-N材料系统中连续生长，包括形成掺杂或未掺杂III-N同质结构和/或异质结构的可能性，和选择性形成其它半导体材料的进一步层的可能性。根据所需的进一步工艺和根据已经相应地选择哪一类型和哪一组刻面用于选择性沉积，从而允许所得到的结构用于有益的应用。

[0017] 在这种有益应用的第一方面，本发明提供一种用于制备独立的III-N层的工艺(III表示同上)，其中，执行根据上述工艺方面的任一个的工艺，用于在衬底、模板或基底层上形成选择性地遮蔽的III-N层，和形成进一步的III-N层，其中，在进一步的III-N层和衬底、模板或基底层之间的区域中形成选择性遮蔽，和使所述进一步的III-N层与衬底、模板或基底层分离，从而提供独立的III-N层。只要提供所需的厚度就允许进行在选择性遮蔽的III-N层上形成进一步的III-N。由于选择性遮蔽工艺产生的结构上的不稳定性，可以在自分离工艺中进行所需厚度的进一步形成的III-N层的分离，或者可以通过诸如机械、化学、热或激光处理或者其任意结合等进一步处理来帮助所需厚度的进一步形成的III-N层的分离。如果需要或必要，可以通过诸如刻蚀、抛光、CMP等适当的处理来有效地去除包括掩模材料的多个刻面的III-N层的任何残留的材料。

[0018] 然后，形成所需厚度的独立的III-N层可以用作用来生产光学、电学或光电器件、半导体元件等等的衬底。

[0019] 在这种有用的应用的第二方面中，本发明提供一种用于制造包含III-N材料的器件的工艺，其中，III表示同上，所述工艺包括步骤：执行根据上述方面的任意一个的工艺，用于在衬底、模板或基底层上形成选择性遮蔽的III-N层，以便在所形成的多个刻面的III-N层的至少一个刻面上形成选择性遮蔽，和在至少一个未遮蔽的刻面上形成用于器件的至少一层。

[0020] 根据通过本发明的该实施例的工艺所得到的器件可以是光学、电 子或光电器件、半导体元件等。

[0021] 通过本发明的工艺，可以制造独立的III-N晶片、或电子或光电器件。可以制造具有改进的性能的这种产品。

[0022] 本发明可以应用于晶体特别是单晶III-N化合物，其中，III表示从Al、Ga和In中选择的元素周期表的III族的至少一种元素。相应的通用公式是AlxGayInzN，其中0≤x≤1，0≤y≤1，0≤z≤1和x+y+z＝1。可能的III-N化合物的示例是诸如(Ga，Al，In)N等的四元化合物、诸如(Ga，Al)N、(Ga，In)N和(Al，In)N等的三元化合物或者例如GaN或AlN等二元化合物。在III族的选择元素中，例如在上述的括号中所示例的，所有可想到的原子比都是可能的，即对于各种元素从0到100的原子％(例如(Al，Ga)N＝AlxGa1-xN，其中0≤x≤1)。(Ga，Al)N和GaN是尤其优选的。对具体实施例的以下描述不仅适用于在此说明的III-N化合物示例，而且适用于所有可能的化合物，并且适用于包括III-N半导体和其它半导体材料二者的器件。

[0023] 术语“掩模材料”或“掩模材料的化合物”理解为是指禁止优选为基本上阻止并且更优选为基本上完全阻止在掩模材料上沉积III-氮化物-或者(Al，Ga，In)-N材料。术语晶体的“刻面”或“平面”具有本领域技术人员典型的含意。根据本发明，多个晶体刻面或晶面的可能方向不受限制并且根据需要以针对目标(well-aimed)的方式可变化地选择和调整。用于本发明的术语“刻面”通常是指进一步的材料在其上形成层的III-N晶体的上部刻面；相反的下部刻面可以是主要的下方的平面或表面，或者到进一步的III-N材料或另一种材料的界面。

[0024] 合适的衬底包括但不限于诸如兰宝石(Al2O3)、碳化硅(SiC)或者氧化锂铝或氧化锂镓(Li(Al，Ga)O2)等的外来衬底；或者同质的III-N衬底。可选地，可以在这种衬底上形成进一步的层，如缓冲层或者阻挡层等，从而提供用于本发明中的模板。用于这种缓冲层、阻挡层或者模板的材料优选为包括(Ga，Al，In)N材料，并且这些材料优选为外延生长的。作为选择，可以在任何由具有或不具有衬底的由任何所需的材料制成的其它基底层或基底结构上提供具有多于一个 刻面的III-N层，任何所需的材料例如是不同于(Ga，Al，In)N材料系统的半导体材料。

[0025] 有利于提供在表面上具有多于一个暴露的晶体刻面的III-N层的合适的预先步骤包括在衬底上或者在衬底上形成的膜上形成的第一掩模材料的结构化或图案化。可以采用传统的技术对衬底上的第一掩模材料进行结构化或图案化，传统的技术包括例如光刻法、掩模材料的连续平面层的选择性刻蚀等。作为第一掩模材料，氧化合物或者氮化合物例如SiO2、氮化硅(SiN或Si3N4)等都是适合的。可以根据需要并适当地选择第一掩模的结构或图案的设计，例如，例如条形、圆形、多边形岛状或者其它结构的矩阵，优选为了随后允许III-N层从开口或“窗口”的外延生长，可以形成可选地覆盖衬底材料的暴露开口或“窗口”等。

[0026] 作为用于提供具有多于一个暴露的晶体刻面的技术，这种已知的工艺优选为外延生长工艺并且特别是具有外延横向过生长(ELO)或选择区域生长(SAG)的金属有机物气相外延(MOVPE)和氢化物气相外延(HVPE)是适合的。此外，外延工艺包括分子束外延(MBE)，特别是离子束辅助分子束外延(IBA-MBE)或者等离子辅助分子束外延(PAMBE)。作为外延工艺的可替换方式，为了实现具有不同晶体刻面的结构，连续层的刻蚀技术也是可能的。用于连续层的形成，以及用于选择性刻蚀的技术如湿化学刻蚀、干刻蚀、反应离子刻蚀等是公知的。

[0027] 根据本发明的一个优选方面，在具有多个晶体刻面的III-N层的表面上，在进一步生长工艺期间在预定的晶体刻面上即只在一个或多个晶体刻面上但不是在所有可到达的晶体刻面上沉积掩模材料。因此，掩模选择性沉积在原位，其与在一个、多个或者所有剩余的而且可到达的刻面上进一步外延生长III-N层同时进行。这种选择性沉积适于在与用于生长III-N层的相同的反应器中进行。在用来提供具有多于一个刻面的表面的III-N层的在前步骤的情况下，已经使用(第一)掩模材料，现在，该选择性沉积是关于第二掩模材料。与第一掩模的材料无 关，在合适的掩模材料中，优选为在氮化合物和氧化合物中，选择第二掩模材料。用于第二掩模的最合适的材料是硅化合物，如氮化硅，其以Si3N4或另一种化学计量或非化学计量SiN化合物的形式形成。

[0028] 特别是通过在用于掩模材料的组分例如硅等同时存在期间，通过有目的的调整一个或多个工艺参数，控制在分别选择的(Ga，Al，In)N材料系统中的不同刻面的生长速率，来实现选择性沉积。可以从包括大小、方向或取向、第一掩模的材料和填充因数、生长温度、反应器压力、源化合物的流动速率、惰性气体和/或杂质的类型和浓度以及衬底的类型等条件组中选择对该面的MOVPE或HVPE的工艺参数的影响，其中，可以组合上述一个或多个条件的调整。对于可能的影响条件的描述，参见K.Hiramatsu等在phys.stat.sol.(a)176，p.535(1999)的文献以及在该文献中引证的进一步文献，其中K.Hiramatsu等和其中进一步引证的文献通过引用的方式完全包括在本说明书披露的内容中。

[0029] 在本发明的特别有效的实施方式中，根据本发明在生长工艺期间是安全的，在一个或多个刻面上选择性沉积用于掩模材料的合适的化合物，其中的一个或多个刻面受与其它刻面相比较低并且优选地基本上较低的(Ga，Al，In)N材料系统生长速率控制。当同时引入用于掩模材料的合适的源例如合适的硅源化合物等时，选择外延生长条件，其中，在第一类型或第一组刻面上产生相对高的(Ga，Al，In)N材料系统的生长速率，而与其相比，在第二类型或第二组刻面上产生相对低的最好基本上较低的(Ga，Al，In)N材料系统的生长速率，以便掩模材料的化合物选择性沉积在第二类型或组的面上。例如，按如上所述调整横向和垂直生长速率之间的足够大的比率。

[0030] 如果在该操作期间，在第二类型或组的刻面上选择性沉积足够的掩模材料，则可能完全停止在该第二类型或组的刻面上的(Ga，Al，In)N材料系统的生长，但是可能在第一类型或第一组刻面上连续发生(Ga，Al，In)N材料系统的生长，从而达到极好的选择性。在将掩模材料的组分例如硅等并入在掺杂III-N层的形成下的其它(即，第一类 型或组)刻面的晶格的情况下，也可以实现掩模材料的选择性沉积。一旦达到选择性并且选择性沉积足够的掩模材料，就可以根据需要改变生长条件。例如，停止向反应器供应用于掩模材料的源化合物，和/或改变、重新调整和/或选择匹配各个刻面的相对生长速率，因为已经沉积的掩模层禁止或阻止(Ga，Al，In)N材料系统在第二类型或组刻面上的进一步生长。 [0031] 作为各个方面的本发明的工艺的结果，掩模材料选择性形成在至少一个刻面上，但是留下至少一个其它刻面未被掩模材料覆盖或基本上未被覆盖。在本发明的构架中，惊奇地发现当在提供多个可到达的刻面的III-N层上的进一步外延生长期间引入用于掩模材料的源时，可通过控制III-N层的特定刻面的生长速率来最有效地控制特定刻面的掩模材料的选择性沉积。相对低的III-N层晶体生长速率导致掩模材料的过量沉积，从而进一步减少甚至禁止III-N晶体生长。另一方面，相对高的III-N层晶体生长速率压制掩模材料的遮蔽效应，即使存在用于掩模材料的源，使得掩模材料的成分例如硅被作为掺杂剂混入III-N层中。通过控制III-N材料的垂直生长速率与横向生长速率的比率来最有效地控制在不同刻面上沉积掩模材料和III-N材料的选择性的平衡。一旦达到足够的选择性，就维持或减少或甚至停止掩模材料源的进一步提供，这取决于在生长的III-N层中对掺杂所需或所接受的程度或取决于所需的不掺杂。

[0032] 掩模材料的选择性沉积使得能够进一步实现优选地只在或基本上只在一个或多个刻面上在相同反应器中同时外延生长III-N层，所述刻面保持为未被掩模材料覆盖。在外延生长期间上述提到的影响因素的调整允许有目的地选择在哪一个或哪些晶体刻面上进行进一步的III-N层的外延生长。取决于选择哪一个刻面(哪些刻面)进行进一步的III-N层的选择性生长，可以实现有利的进一步发展，如根据上述本发明的有益的应用的第一方面来制备所需厚度的独立的III-N层等，和根据上述本发明的有益应用的第二方面定义的用于III-N材料系统中的器件或用于其它半导体的进一步的层的沉积。因此，不仅能有效地 制备用于III-N材料系统中或其它半导体的器件的独立的厚III-N层或者预定的进一步的层，而且也可以按照有目的的方式提供改进的并可调整的性能。 [0033] 对本领域技术人员来说，显然可以根据希望的用途进一步设计、进一步处理或进一步修改根据本发明所提供的各个产品。例如，可以保留选择性沉积的掩模材料，而作为替换可以再次去除该选择性沉积的掩模材料。此外，可以在预先遮蔽的刻面上沉积不同于III-N化合物材料的半导体材料、或者与多刻面III-N层或者预先刻面选择性生长的III-N层的(Ga，Al，In)N组分无关地选择或调整为该(Ga，Al，In)N组分的进一步的III-N材料。例如，以这种方式得到具有不同的组成的III-N层的III-N同质结构或III-N异质结构，作为有用的器件结构。

[0034] 优选地，在未被遮蔽的第一类型或第一组的上部刻面上选择性外延生长的至少一个进一步的III-N层内的带隙小于器件或元件的其它半导体层或其它III-N层的带隙。这尤其允许提供量子结构(异质结构)，包括量子阱、量子膜、量子线和/或量子点。对本领域技术人员来说，显然可以采用任何合适的掺杂剂掺杂用于器件的一个或多个层。 [0035] 根据本发明的实施例，具有量子结构的可能的半导体器件的示例包括但不限于以下器件：专用于诸如激光器或LED等的光电器件、在量子结构上形成的p型掺杂区域、以及随后在其上形成的p型接触。在优选实施例中，可以在量子结构和p型掺杂区域之间形成具有高带隙并通常由III-N材料系统构成的薄阻挡层。此外，n型接触的n型掺杂区域一般形成在量子结构下方。

[0036] 当将根据本发明的半导体器件设计为激光二极管时，量子结构如量子膜等典型地嵌入具有低折射率的例如由AlGaN或改进的III-N材料的导波材料(wave conducing materials)中。作为用于可能材料组合的举例，提及如下(以从底部到顶部的顺序表示)： [0037] 绿/兰/近UV发射：GaN基底层、InGaN量子结构、和GaN或InGaN阻挡层； [0038] 远UV：AlN或AlGaN基底层、GaN或AlGaN量子结构、和 AlGaN或AlN阻挡层； [0039] 典型地，在衬底和量子结构之间形成n区，在量子结构上方形成p区。 [0040] 当将根据本发明的半导体器件设计为诸如晶体管等电子器件或元件时，可以采用具有分别不同的带隙或不同的压电常数的各种连续层。

[0041] 作为用于可能材料组合的举例，提及如下(以从底部到顶部的顺序表示)：包括GaN基底层、AlGaN层和GaN层的AlGaN/GaN-FET。这些层可以不掺杂(但典型地除了具有掺杂剂的薄2d层)或掺杂(例如采用Fe)。

附图说明

[0042] 将参考附图通过实施例和示例对本发明进行更详细的解释，但是，所有实施例和示例只是用来说明本发明而不应理解为以限制的方式解释本发明。

[0043] 图1示意性示出本发明的实施例的层结构的横截面示图，其中，外延生长的III-N层3具有顶刻面和侧刻面，并且掩模材料5选择性沉积在侧刻面上，同时允许进一步的III-N层6在顶刻面上进一步生长。

[0044] 图2示意性示出根据图1的实施例的进一步发展，其中，根据图1的多个部分结构相邻形成，并且，作为III-N层的进一步生长的结果，最终形成与衬底表面平行的连续的块材III-N层6，其自分离作为独立的III-N层。

[0045] 图3示意性示出本发明的另一个实施例的层结构的横截面图，根据该实施例，与图1相似，形成的III-N层3包括顶刻面和侧刻面，但是，其中，与第一实施例不同，掩模材料8选择性沉积在顶刻面上，而允许进一步的III-N层7分别在侧刻面上生长，从而与衬底的表面不平行。

[0046] 图4表示一个示例的扫描电子显微镜(REM)的照片，其中，允许III-N层在(0001)平面生长，而通过掩模材料的选择性沉积停止 在{1-101}平面的生长。 [0047] 图5表示另一个示例的扫描电子显微镜(REM)的照片，其中，与根据图4的示例相反，通过掩模材料的选择性沉积停止在(0001)平面的生长，而允许III-N层在{11-20}平面的生长。

具体实施方式

[0048] 第一实施例

[0049] 首先，III-N层(这里包含GaN)形成在作为外来衬底的兰宝石衬底上，随后产生结构化表面。例如，在兰宝石上的第一GaN层上，氮化硅掩模、SiO2掩模或其它适合用于ELO工艺(第一掩模)的材料的掩模被形成在用于外延的反应器外部的兰宝石上的第一GaN层上。用于沉积掩模材料的可能的工艺包括溅射工艺、或等离子体增强气相沉积(PECVD)。随后，在掩模上形成感光性树脂，并且通过光刻的方法来构成图案。然后通过干刻蚀或湿刻蚀工艺来将感光性树脂的结构转印到掩模上。因此，在整个其厚度的相应的位置或区域除去掩模，以使GaN表面在这些位置或区域暴露来形成(第一)掩模所期望的图案。 [0050] 随后，采用ELO技术，起始于暴露的位置或区域，允许III-N层(这里GaN)在用于外延的反应器中生长(参见前面的S.Bohyama等和K.Hiramatsu等)。

[0051] 在生长过程中，在沿<11-20>方向形成图案的条纹图案化的掩模(第一掩模)上，首先形成具有侧面上的刻面{1-101}和顶(0001)刻面的梯形结构的GaN层。基本上与生长参数无关，侧{1-101}刻面首先显示出相对较慢的生长速率，只要相应地提供较高的生长速率的顶(0001)刻面还存在。因此，这种结构特别适合作为用于根据本发明的工艺的起始点。如果不在该阶段选择性沉积掩模材料，但是，进一步的生长会导致梯形的侧面的几乎停止，而梯形会被(0001)刻面的生长充满，直到形成三角形。这种完整的三角形只包括{1-101}刻面，因此是不适合的。

[0052] 在沿<1-100>方向形成图案的条纹掩模(第一掩模)的生长过程中，又根据生长参数的选择，形成形态学上具有在侧面的{11-22}刻面和在顶面的(0001)刻面的梯形截面，或者形态学上具有在侧面的{11-20}刻面和在顶面的(0001)刻面的矩形横截面。在较高的生长温度，例如在大约1070℃-1150℃范围内，增强了矩形结构的形成，而在相对低的温度，例如在大约1000℃-1050℃范围内，增强了梯形结构的形成。

[0053] 为了本发明的目的，采用工艺参数来调整在上述情况下的横向与垂直生长速率的比率，而在同时，将用于掩模材料的沉积的源引入外延反应器。作为用于沉积掩模材料(第二掩模)的源化合物，使用例如甲硅烷或者聚硅烷或者一氯硅烷或聚氯硅烷，例如SiH4，其在原位与例如NH3、烷基胺、联氨或者单烷基联氨或者双烷基联氨等氮源化合物一起导入，以便沉积氮化硅。基本上，可以不依赖于第一掩模的材料来选择用于第二掩模的材料。与III-V系统的调整的横向与垂直生长速率的比率结合，掩模材料的源化合物的提供或存在导致在具有较低的生长速率的晶体刻面上选择性沉积(第二)掩模。反应器压力的减小、高的V/III比率、氮添加到氢作为惰性气体和/或某些杂质例如镁等的添加，提高了横向生长速率或者减小了垂直生长速率。反过来，与横向生长相比，通过使用较高的反应器压力、较低的V/III比率和/或使用纯氢或者低的氮/氢比率作为惰性气体，可以提高垂直生长。 [0054] 根据一阶近似值，硅的提供在所有刻面上类似或基本上相同。同样，每次加入基本上相同量的硅。在具有高的生长速率的刻面上加入比硅多很多的镓；这样，得到掺杂半导体。另一方面，将比镓多很多的硅加入具有较低生长速率的刻面；这样，形成氮化硅层，用作用于进一步生长的掩模。

[0055] 在一具体示例中，仅用于说明的目的，图案化的模板开始于基于衬底的GaN层，例如，该GaN层是10nm到5μm(这里大约为1.5μm)厚并且暴露于第一掩模的窗口中，图案化的模板在Aixtron200/4RF-SMOVPE器件中进行进一步的过生长(overgrowth)。这里，温度处 于1000℃到1100℃范围内，反应器压力在大约100到200mbar，氨(NH3)流动速率是在大约2到4l/min范围内，并且三甲基镓(TMGa)流动速率是在大约20到100μmol/min范围内。形成梯形、矩形或者三角形结构。然后，在2到5分钟的时间期间，将具有大约-23×10 μmol/min的浓度和流动速率的SiH4提供到反应器。因此，在具有低生长速率的刻面上形成包含SiN的层，该包含SiN的层用作掩模并阻止在这些部分进一步生长。另一方面，将只由硅掺杂的层沉积在具有较高生长速率的刻面上，该层不阻止在那部分的进一步生长。作为举例，将沿(0001)方向的生长速率设置为比沿{11-20}方向高3倍，或者设置为比沿{1-101}方向高15倍。

[0056] 因此，在具体和说明性示例中，根据本发明进行外延生长，以便通过掩模材料(氮化硅)的选择性沉积允许GaN层沿(0001)平面生长，而停止在{1-101}平面的生长。在根据图4采用REM相应样品的快照中，可以看出最后提到的平面在结构的较低部分停止生长。 [0057] 图5表示另一个说明性示例中的REM显微照片，其中，与图4的示例相反，第一掩模沿<1-100>方向形成条纹，因此，在(0001)平面的生长通过掩模材料(第二掩模)的选择性沉积而被有效地停止，同时允许GaN层沿{11-20}平面进一步生长。 [0058] 第二实施例

[0059] 在该实施例中，目标是当冷却时，由于热应变而使块材III-N层能够优选为易于与外来衬底自分离，从而产生独立的、厚的III-N层。为了这个目的，根据本发明，通过掩模材料(第二掩模)的选择性沉积的存在而产生在厚的III-N层和衬底之间的部分的结构不稳定性。

[0060] 因此，在允许柱形和/或条形中间(内部)层与平行于衬底的主平面生长顶面一起生长的同时，通过侧刻面的原位选择性遮蔽而形成空隙。由于与下面的结构的不稳定连接，被允许进一步在顶面外延生长的厚的、块材III-N层容易分离。甚至自分离是有利的。例如，通过去除衬底和/或柱形和/或条形中间层的任何剩余部分等措施，可以根据需要进一步处理独立的III-N层。可以对独立的III-N层的一个侧面 或两个侧面进行例如从由以下处理构成的组中选择的任何所需的处理但不限于此：诸如强酸(如类似HNO3/HCL的王水)的溶剂处理；湿化学或干化学刻蚀；机械抛光；化学-机械抛光(CMP)；和可选地在至少包含氨的气体中的退火；等等。

[0061] 通过根据该实施例的工艺，可以实现独立的III-N层，该III-N层具有例如至少5cm的直径(或者具有其它结构的基础面积，例如具有至少5cm边沿长度的矩形基础面积的正方形)和在所需的区域具有例如至少20μm，优选地至少200μm，甚至至少300μm，适当地在从上述各自的最小值到1000μm的范围内的厚度。

[0062] 参考图1和2，将描述关于该实施例的具体和说明性示例。直接在外来衬底1如兰宝石上，或(如图所示)间接在形成在外来衬底1上的第一III-N层(这里外延生长的GaN层)2上，形成并图案化第一掩模4，同时提供开口或窗口4a时，例如通过采用PEVCD形成诸如SiN等的掩模材料，采用光刻工艺图案化相同的掩模材料，和随后采用湿刻蚀法或干化学刻蚀法刻蚀要去除的掩模的部分。掩模部分4和开口4a的各自的宽度和长度分别以相互独立的方式自由地调整，例如，在纳米到几微米的量级，也可能达到几十或甚至几百微米。如果图案以细长的结构或以条纹形成，那么它们的长度不受限制。 [0063] 然后，在该结构化的衬底或模板上，外延生长某一数量例如达到厚度在10nm到5μm(这里大约是1μm)的III-N(这里例如GaN)，以便在掩模的开口或窗口4a中形成具有不同的刻面的III-N结构(层)3。这里，允许GaN层3从开口开始生长(这里采MOVPE)，以使该结构和其暴露的表面分别被侧刻面(侧平面)和顶刻面(顶平面)限定。在生长工艺中，注意两个侧刻面不要成为三角形，或者不要出现相邻结构的接合，以便所形成的表面包括多于一个刻面。对于该实施例，为了使在后来的阶段在该位置易于破裂和/或破损，优选具有小的宽度的GaN层3的结构。因此，结构3的宽度大约在掩模开口的宽度的范围内，一般在亚微米到几微米。结构3的高度大约在相同的尺寸范围内。结构3的长度是不受限制的。

[0064] 在下一步骤中，选择性地沉积掩模。为此，如上面第一实施例中所述，选择相对垂直生长速率具有较低横向生长速率的生长方式，并将硅以硅烷(这里SiH4)的形式提供到反应器中。由于含N的气体(这里NH3)包含在混合气体中，从而氮化硅膜5形成在侧刻面上，其中氮化硅膜覆盖这些刻面并在该部分进一步阻止生长。在沉积进一步的III-N(这里GaN)期间，结构(层)6实际上只从顶(0001)刻面开始生长，但是结果也在遮蔽刻面上横向生长。因此，通过相邻结构6的接合，连续形成块材III-N(这里GaN)层(见图2)。可以连续进行外延生长直到获得所需厚度的III-N层。

[0065] 这样，所形成的块材连续的III-N层6保持在前面生长的结构3上方并只通过它们与衬底或模板连接。在所示的到衬底1或第一III-N层2的过渡区中，形成选择性掩模5。因此，在III-N层6和衬底1或第一层2之间按照有目的(well-aimed)的方式产生空隙7，其中空隙使相互连接更加不稳定。

[0066] 在随后的冷却中，由于在连接结构3的位置处的不同的热膨胀系数，产生高应变，结果导致在该区域的分离。因此，得到与衬底1或第一层2分离的块材III-N层(这里GaN层)。

[0067] 关于III-N成分(III是从Al、Ga、In中选择)，可以自由选择在层区域2、3和6中的Al、Ga和In的各自的原子比。为了减少产生晶体缺陷的倾向，在该应用实施例中优先选择相同或相似的成分。

[0068] 在由K.Tomita等描述的技术中(见前面)，只采用反应器外部的单一遮蔽步骤。横向生长层直接与掩模连接，因此，阻止了自分离。在JP-A-2004-051415和JP-A-2004-055799中，也必须通过包含高成本的随后的刻蚀工艺的外部形成掩模来实现图案化。由于在该项技术中，条纹或柱的侧面或该结构之间的部分不受掩模的保护，在这些部分也能生长，可以再次覆盖所刻蚀的暴露的部分，并且甚至可以形成微晶，这会极大地破坏层的质量。采用任意工艺产生由Y.Oshima等和A.Usui等(见前面)描述的TiN纳米网络。因此，可以几乎不控制和调整在衬底和厚的GaN层之间的结构的尺寸和间隔。因 此，根据该工艺不可能实现选择性遮蔽。

[0069] 与由S.Bohyama等描述的技术相反，根据本发明，可以省去需要选择性去除第二掩模以及第二掩模对位于下面的在该结构的艰苦的和困难的对准的在外延反应器外部的第二掩模的外部沉积和结构化。因此，根据本发明的工艺需要极大地降低成本。另外，在本发明中，大大改进了图案化和结构化的范围和设计的可能性以及结构形成的精度。 [0070] 此外，采用选择性地沉积在III-N中间(内部)层3的侧面上的具有条纹/空隙或者柱/空隙组合的不稳定连接结构和掩模5，使分离十分容易实现。可以在宽的范围上选择性地调整在衬底或第一层和厚的III-N之间的连接的高度。

[0071] 第三实施例

[0072] 该实施例的目的是在所需的面上按照有目的的方式在典型的(0001)-III-N(这里：GaN)晶片上沉积用于半导体器件的一层或多层(后续层)。在具体示例中，量子阱(QW)排它地沿{1-100}平面取向。

[0073] 因此，在本发明的该实施例中，从具有多个刻面的结构开始，除了{1-100}平面/刻面的所有其它刻面在原位被选择性遮蔽，以便在量子阱生长的同时和/和之后，只在{1-100}平面/刻面发生生长。

[0074] 在图3所示的示意性实施例中或改进的实施例中，在外来衬底1(例如，兰宝石)或在第一III-N层2上形成并图案化第一掩模4。这里，形成沿<11-20>方向的具有条纹形状开口/窗口4a的条纹图案作为掩模结构。根据需求，开口4a的宽度和长度容易选择。在该结构化的衬底上，然后，从掩模的开口4a开始，沉积一定量(合适地是50nm到50μm的厚度)的III-N(这里GaN)，形成横截面为矩形的结构3，该矩形结构是由垂直{1-100}刻面/平面和顶部水平(0001)刻面/平面限定的。与开口宽度和开口长度的选择以及层
3的厚度相对应，结构3的宽度和高度可以在亚微米或微米的范围内，但是不局限于这些尺寸。可以根据需要选择结构3的长度(即，与图平面相垂直延伸，因 此在图3中看不见)。 [0075] 在接下来的步骤中，如第一实施例中所述，选择具有较低垂直(相对于横向)生长速率的生长方式，并将包含硅的化合物(硅烷)提供到反应器中。因此，在与衬底的主平面平行或基本上平行的水平(0001)刻面上，形成氮化硅膜8，该氮化硅膜覆盖所述刻面并进一步阻止在该部分的生长。当进一步沉积III-N(这里GaInN)时，该结构几乎只在{1-100}侧刻面的基础上横向生长。采用这种方式，包含GaInN的量子阱或膜9可以被排它地沉积在垂直侧刻面上。这样，这种量子阱/膜表示按照有目的的方式选择性地形成在GaN基底层3上的后续层。对于电气接触，为了获得功能性半导体元件或器件，后续层的相应部分可以被n型掺杂或p型掺杂。

[0076] 进一步根据需要开发、处理和/或改进该元件或器件。例如，可以形成可能包含III-N层半导体材料，但是也可能包含其它半导体材料的进一步的半导体层。如果需要，可以通过合适的方法例如刻蚀去除第一或第二掩模材料。

[0077] 当在结构化衬底上生长量子阱时，但是不通过第二掩模的选择性沉积控制生长，通常获得在表面的所有刻面上形成的量子阱(见B.Neubert，P.Bruckner，F.Habel，F.Scholz，T.Riemann，J.Christen，M.Beer和 J.Zweck，Applied Physics Letters 87，182111-182113(2005))。由于量子阱的特性随不同的刻面而不同，这种结构不适合用于半导体器件的制备。与其相反，根据本发明，可以允许预定类型的量子阱在一个或多个所需的晶体刻面上按照有目的的方式生长。因此，可以按照有目的的方式影响并有利地调整半导体器件的特性。

[0078] 在以上所述的实施例中，量子阱形成在III-N层上，其本身形成在包含衬底或形成在衬底上的第一III-N层的基底或模板上。但是，采用本发明相同的原理，量子结构或其它所需的III-N层可以选择性地形成在其它基底结构上，所述其它基底结构例如不具有衬底或具有其它半导体基底层。

[0079] 此外，各个层可包括掺杂剂。

[0080] 第四实施例

[0081] 以第三实施例所述的方式在兰宝石-GaN-模板上产生包含用于半导体器件的后续层的各种结构，其中，所述结构不同之处在于：允许量子膜或量子阱(QW)选择性生长在哪些平面中，同时通过第二掩模的选择性沉积阻止其它晶体刻面。

[0082] III族氮化物具有强极性晶体结构。因而，在公共(0001)平面中的量子阱中形成压电场，其中，压电场分离电子和空穴，从而降低诸如LED和激光器等半导体器件的效率(量子限制的Stark效应)(见前面B.Neubert等)。但是，当沿这些场方向(a{1-101}平面、或者在技术上较不相关的{11-20}平面)形成量子阱时，该效应减少，并且半导体器件变得更有效。通过将量子阱定位在{1-101}或{11-20}平面，已经实现该效应的减小，从而效率也略有提高。与例如具有减小的带隙的几nm的一个或多个薄III-N层的随后的生长一起，通过单独沉积结构3(即与传统的ELO工艺相应的结构)已经实现在这些平面内的量子阱。但是，然后总是在所有未遮蔽的晶体刻面上沉积量子阱，即，以这种方式不可能只在{1-101}平面内得到量子阱，因为也总是也得到在(0001)平面内的量子阱。此外，由于各个元件的不同的结合效率，期望在各种平面内的量子阱的带隙在定量上是不同的。 [0083] 根据本发明，只有通过对于不同于那个(或那些)晶体刻面的晶面有目的和选择性地遮蔽，其中，量子阱应当是取向的，实现了只沉积所需的和规定的量子阱。在选择性沉积之后，基本上沉积用于所需的半导体器件的所有可能的后续层。根据本发明，实现以下应用情况特别有效，其中，在平面中与衬底的主表面平行延伸的刻面上形成选择性遮蔽，并且在平面中与衬底的表面不平行的至少一个刻面上形成用于半导体元件的后续层。通过将层从共同(001)平面转移到所需的平面，所述层的厚度或组成可能改变。这可以根据需要修正。

[0084] 根据本发明的工艺，例如，可以在以下平面内的特定所需的平面上进行量子阱的外延层生长，例如在与第三实施例相同的{1-100}平面，这些平面包括： [0085] {1-101}平面

[0086] {11-22}平面

[0087] {11-20}平面。

[0088] 对于电气接触，为了获得功能性半导体元件，后续层的各个区域再次被n型掺杂或p型掺杂。

[0089] 代替第三或第四实施例所描述的量子阱，为了提高半导体器件的特性，可以产生量子点或量子线。通过根据本发明的工艺，这些层的形成可以从(0001)平面转移到其它平面。

[0090] 通过第三或第四实施例的工艺，可以产生诸如GaInN-GaN异质结构等异质结构，基本上没有内场(internal fields)。堆叠后续层的晶体刻面可以有利地具有另一压电常数，最好低于衬底的原始晶面。

[0091] 通过第三或第四实施例的工艺，有利地使得在后续层内的带隙小于后续层周围的半导体的带隙成为可能。

[0092] 与第三实施例相同，第四实施例同样允许在本发明的范围内进行修改，例如，通过不仅在衬底或形成在衬底上的第一III-N层上形成用于半导体器件的后续层，而且在其它基底结构上选择性地形成相同的后续层，其中，所述其它基底结构例如不具有衬底或具有另一半导体基底层。

[0093] 此外，各个层可包括掺杂剂。

[0094] 与第三实施例相同，可以根据需要工发、处理和/或改进第四实施例得到的元件或器件。例如，可以形成可能包含III-N半导体材料，但是也可能包含其它半导体材料的进一步的半导体层。

[0095] 尽管已经参考优选实施例、具体示例和说明性附图描述了本发明，但是这些描述和附图不应该解释为对本发明的限制。但是，本领域技术人员可以在如所附权利要求定义的本发明的精神和范围内来进行修改。