门阵列

摘要

本发明提供一种门阵列，通过削减门阵列的金属布线区域来提高配置布线效率。所述门阵列具有：半导体基板(1)，其将同一图形的多个单位单元(10)并列配置而形成，该单位单元(10)将电源电位VDD区域、PMOS、NMOS以及接地电位GND区域单列配置，并在该PMOS与NMOS之间配置有使这2个晶体管的栅极连接的栅极布线；金属布线(30)，其隔着绝缘层(20)形成在单位单元(10)上；以及接点(31)，其使金属布线(30)与单位单元(10)的晶体管电连接；在该门阵列中，使用在单元(10)中未使用的晶体管的栅极布线来取代金属布线(30)。

权利要求

1.一种门阵列，其特征在于，该门阵列具有：

同一图形的多个单位单元，其并列配置在半导体基板上，具有第1MOS晶体管和第2MOS晶体管，上述第1MOS晶体管和上述第2MOS晶体管分别具有栅极、源极和漏极，上述第1MOS晶体管的上述栅极和上述第2MOS晶体管的上述栅极通过栅极布线连接，上述栅极布线具有第1栅极端子部和第2栅极端子部；

多个金属布线，其隔着绝缘层形成在上述单位单元上；以及

多个接点，其使上述金属布线与上述第1栅极端子部、上述第2栅极端子部、上述源极或上述漏极电连接；

在上述第1MOS晶体管和上述第2MOS晶体管的任意一方都未用作晶体管的上述单位单元中的上述第1栅极端子部和上述第2栅极端子部分别具有上述接点。

2.一种门阵列，其特征在于，该门阵列具有：

同一图形的多个单位单元，其并列配置在半导体基板上，具有第1MOS晶体管和第2MOS晶体管，上述第1MOS晶体管和上述第2MOS晶体管分别具有栅极、源极和漏极，上述第1MOS晶体管的上述栅极和上述第2MOS晶体管的上述栅极通过栅极布线连接，上述栅极布线具有第1栅极端子部和第2栅极端子部；

多个金属布线，其隔着绝缘层形成在上述单位单元上；以及

多个接点，其使上述金属布线与上述第1栅极端子部、上述第2栅极端子部、上述源极或上述漏极电连接；

在上述第1MOS晶体管和上述第2MOS晶体管的任意一方的上述源极和上述漏极都不具有上述接点的上述单位单元中的上述第1栅极端子部和上述第2栅极端子部分别具有上述接点。

3.一种门阵列，其特征在于，该门阵列具有：

同一图形的多个单位单元，其并列配置在半导体基板上，具有电源电位区域、第1MOS晶体管、第2MOS晶体管以及接地电位区域，上述第1MOS晶体管和上述第2MOS晶体管分别具有栅极、源极和漏极，上述第1MOS晶体管的上述栅极和上述第2MOS晶体管的上述栅极通过栅极布线连接，上述栅极布线具有第1栅极端子部和第2栅极端子部；

多个金属布线，其隔着绝缘层形成在上述单位单元上；以及

多个接点，其使上述金属布线与上述第1栅极端子部、上述第2栅极端子部、上述源极或上述漏极电连接；

在上述第1MOS晶体管的上述源极和上述漏极以及上述第2MOS晶体管的上述源极和上述漏极与上述电源电位区域或上述接地电位区域连接的上述单位单元中的上述第1栅极端子部和上述第2栅极端子部分别具有上述接点。

4.一种门阵列，其特征在于，该门阵列具有：

同一图形的多个单位单元，其并列配置在半导体基板上，具有第1MOS晶体管和第2MOS晶体管，上述第1MOS晶体管和上述第2MOS晶体管分别具有栅极、源极和漏极，上述第1MOS晶体管的上述栅极和上述第2MOS晶体管的上述栅极通过栅极布线连接，上述栅极布线具有第1栅极端子部和第2栅极端子部；

多个金属布线，其隔着绝缘层形成在上述单位单元上；以及

多个接点，其使上述金属布线与上述第1栅极端子部、上述第2栅极端子部、上述源极或上述漏极电连接；

在上述第1MOS晶体管的上述源极和上述漏极与上述第1MOS晶体管的上述栅极连接、且上述第2MOS晶体管的上述源极和上述漏极与上述第2MOS晶体管的上述栅极连接的上述单位单元中的上述第1栅极端子部和上述第2栅极端子部分别具有上述接点。

5.根据权利要求1至4所述的门阵列，其特征在于，上述第1MOS晶体管是P沟道MOS晶体管，上述第2MOS晶体管是N沟道MOS晶体管。

说明书

技术领域

本发明涉及在半导体基板上铺满单位单元(unit cell)而构成的门阵列，特别是涉及这些单位单元之间的布线。

背景技术

一般情况下，门阵列通过在半导体基板上铺满把P沟道MOS晶体管(以下称为“PMOS”)和N沟道MOS晶体管(以下称为“NMOS”)、以及这些PMOS和NMOS的栅极布线配置在规定位置所得的单位单元，并进行这些单位单元之间的布线，从而构成期望的逻辑电路。
图2(a)～(c)是示出在门阵列中使用的单位单元一例的结构图，该图(a)是平面图，该图(b)是沿着该图(a)中的X-X线的部分的剖面图，以及该图(c)是沿着该图(a)中的Y-Y线的部分的剖面图。
该单位单元10形成在p型半导体基板1上，在设置于平面图的上侧的n势阱11中并列形成有2个PMOS 12a、12b，在该平面图的下侧的p型半导体基板1上并列形成有2个NMOS 13a、13b。PMOS 12a和NMOS13a的栅极通过由多晶硅构成的栅极布线14a连接，在该栅极布线14a的中间设置有面积较宽的栅极端子部15a。同样，PMOS 12b和NMOS 13b的栅极通过由多晶硅构成的栅极布线14b连接，在该栅极布线14b的中间的2个部位设置有面积较宽的栅极端子部15b1、15b2。并且，在PMOS12a、12b的外侧(图2(a)的上侧)形成有电源电位VDD用的n+区域16，在NMOS 13a、13b的外侧(图2(b)的下侧)形成有接地电位GND用的p+区域17。这种单位单元10在纵向和横向上以相同方向铺满在半导体基板1的表面上，从而构成门阵列的基底。
门阵列的基底表面由第1绝缘层20覆盖，在该第1绝缘层20的表面上形成有第1金属布线层30，门阵列的基底与第1金属布线层30之间通过接点31电连接。另外，尽管未作图示，然而第1金属布线层30的表面由第2绝缘层覆盖，在该第2绝缘层的表面上形成有第2金属布线层，第1金属布线层与第2金属布线层之间通过通孔电连接。并且，根据电路规模，使用第3金属布线层、第4金属布线层等。
图3(a)、(b)是示出使用图2的单位单元的现有门阵列的一例的结构图，该图(a)是平面图，以及该图(b)是等效电路图。
在该图3(a)中，由点线框包围且内部由沙地图案表示的区域表示栅极布线14和栅极端子部15，由单点划线框包围且内部画有斜线的区域表示第1金属布线层30，以及由粗实线框包围的区域表示第2金属布线层50，该图是示出从上方透视这些第2金属布线层50和第1金属布线层30来观察基底的栅极布线14和栅极端子部15的图。并且，图中的小的方形框表示使基底和第1金属布线层30连接的接点31，小的圆表示使第1金属布线层30和第2金属布线层50连接的通孔51。另外，在图中仅对代表例附上符号。
该门阵列如图3(b)所示，是双输入的选择电路，根据提供给控制端子s的选择信号，对提供给输入端子a、b的输入信号进行选择，并从输出端子y输出。
另一方面，该门阵列如图3(a)所示，将图2的单位单元10并列配置4个而构成。图的左端的单位单元101用作使提供给输入端子a、b的输入信号反转的反相器Ia、Ib，第2个单位单元102用作使反相器Ia、Ib的输出信号导通/截止的传输门TGa、TGb。第4个单位单元104用作使提供给控制端子s的选择信号反转的反相器Is、以及使从导通状态的传输门TGa或TGb所输出的信号反转并输出到输出端子y的反相器Iy。
另外，第3个单位单元103用作第1金属布线层30的纵向布线区域，该单位单元103的晶体管和栅极布线14a、14b不予使用。并且，为了进行节点N1、N2、N3的横向布线，该门阵列使用第2金属布线层50。
【专利文献1】日本特开平10-335613号公报
在上述专利文献1中记载了一种半导体集成电路，即：通过使晶体管的源极/漏极区域自对准多晶硅化(SALICIDE)来形成低电阻，使其替代单位单元内布线中的第1铝布线。
然而，在上述门阵列中，未使用的第3个单位单元103的上侧的第1金属布线层30用作纵向布线区域。因此，在第2金属布线层50中进行3根横向布线，该第2金属布线层50的配置布线效率恶化，根据整体的电路规模，有可能还需要第3、第4金属布线层而使制造工序复杂化。
即，在实际的门阵列中，如图3所例示的选择器那样，把由若干单位单元10构成且构成基本逻辑电路的电路块称为“单元”，把多个单元按照纵向/横向铺满在半导体基板上而构成。单元内的单位单元10间的布线由设计者手动单独进行，并被登记在自动配置布线工具的库内。另一方面，组合了多个单元的门阵列中的单元间的布线使用自动配置布线工具进行。在自动配置布线工具中，根据登记在库内的单元结构来决定单元间的布线路径。在进行该单元间布线时，当在要通过布线连接的单元间的单元内已使用了第2金属布线层50时，不能在该部分配置单元间布线，因而有时候还需要第3、第4等的多个金属布线层。

发明内容

本发明的目的是削减门阵列中的单元内的第2金属布线，提高配置布线效率。
本发明是一种门阵列，该门阵列把同一图形的多个单位单元并列配置在半导体基板上，该单位单元配备有：分别具有栅极、源极和漏极的第1和第2MOS晶体管，对这些第1和第2MOS晶体管的栅极之间进行连接的栅极布线，以及附属于该栅极布线的第1和第2栅极端子部；在这些单位单元上隔着绝缘层形成有多个金属布线，使该金属布线与上述单位单元的栅极端子部、源极或漏极之间通过多个接点电连接；该门阵列的特征在于，构成为：在配置于该半导体基板上的多个单位单元内，在具有未用作晶体管的第1和第2MOS晶体管的单位单元、即源极和漏极不与其他单位单元连接且未用作电路元件的单位单元的第1和第2栅极端子部上设置有接点，并使其与金属布线连接。
在本发明中，由于在单位单元中的未使用的晶体管的栅极端子部上设置有接点并使其与金属布线连接，因而该未使用的单位单元的栅极布线可用来取代金属布线。由此，使金属布线区域得到削减而产生余量，具有可提高配置布线效率的效果。

附图说明

图1是示出本发明的实施例1的门阵列的结构图。
图2是示出在门阵列中使用的单元一例的结构图。
图3是示出现有的门阵列的一例的结构图。
图4是示出本发明的实施例2的门阵列的结构图。

具体实施方式

通过参照附图阅读以下优选实施例的说明，将更完全明白本发明的上述和其他目的以及新特征。然而，附图是供专门讲解用的，对本发明的范围不作限定。
【实施例1】
图1(a)、(b)是示出本发明的实施例1的门阵列的结构图，该图(a)是平面图，以及该图(b)是等效电路图。
在该图1(a)中，由点线框包围且内部由沙地图案表示的区域表示栅极布线14和栅极端子部15，由单点划线框包围且内部画有斜线的区域表示第1金属布线层30，以及由粗实线框包围的区域表示第2金属布线层50，该图是示出从上侧透视这些第2金属布线层50和第1金属布线层30来观察基底的栅极布线14和栅极端子部15的图。并且，图中的小的方形框表示连接基底和第1金属布线层30的接点31，小的圆表示连接第1金属布线层30和第2金属布线层50的通孔51。另外，在图中仅对代表例附上符号。
该门阵列如图1(b)所示，是双输入的选择电路，根据提供给控制端子s的选择信号，对提供给输入端子a、b的输入信号进行选择，并从输出端子y输出。
即，提供给输入端子a的输入信号由反相器Ia反转而输出到节点n1，提供给输入端子b的输入信号由反相器Ib反转而输出到节点n2。
传输门TGa的一端与节点n1连接。并且，PMOSpb和NMOSnb的栅极与节点n2连接，并且传输门TGb的一端与节点n2连接。另外，PMOSpb和NMOSnb的源极和漏极处于无连接状态。传输门TGa、TGb的另一端与节点n3连接，反相器Iy的输入侧与该节点n3连接。反相器Iy的输出侧与输出端子y连接。
并且，提供给控制端子s的选择信号通过节点n4作为传输门TGa、TGb的控制信号被提供，并由反相器Is反转而输出到节点n5，从而作为这些传输门TGa、TGb的互补控制信号被提供。
另一方面，该门阵列如图1(a)所示，将图2的4个单位单元10并列配置在半导体基板1上而构成。左端的单位单元101用作使提供给输入端子a、b的输入信号反转的反相器Ia、Ib，第2个单位单元102用作使反相器Ia、Ib的输出信号导通/截止的传输门TGa、TGb。第4个单位单元104用作使提供给控制端子s的选择信号反转的反相器Is、以及使从导通状态的传输门TGa或TGb所输出的信号反转来输出到输出端子y的反相器Iy。
在第3个单位单元103中，作为基底所形成的PMOS 12b和NMOS13b不用作电路元件，这些PMOS 12b和NMOS 13b的源极和漏极不与其他单位单元的晶体管连接。然而，连接PMOS 12b(等效电路中的PMOSpb)和NMOS 13b(等效电路中的NMOSnb)的栅极的由多晶硅构成的栅极布线14b用作节点n2。即，附属于栅极布线14b的2个栅极端子部15b1、15b2通过接点31与第1金属布线层30连接。
并且，单位单元103的上侧隔着绝缘层20用作第1金属布线层30的纵向布线区域。另外，单位单元103的栅极布线14a不予使用。
并且，在该门阵列中，为了进行节点n3的横向布线，使用第2金属布线层50。
在该门阵列中，使附属于未用作电路元件的PMOSpb和NMOSnb的栅极布线14b的2个栅极端子部15b1、15b2通过接点31与第1金属布线层30连接来用作节点n2的纵向布线。由此，可在第1金属布线层30中设置节点n4、n5的横向布线。因此，在图3(a)中有3根的第2金属布线层50的布线在图1(a)中被削减为1根。
实际的门阵列如图1所例示的选择器那样，将由若干单位单元10构成的作为基本逻辑电路块的多个单元按照纵向/横向铺满在半导体基板上而构成。然后，使用自动配置布线工具进行多个单元间的布线。在自动配置布线工具中，根据登记在库内的单元结构来决定使用金属布线层的单元间的布线路径。因此，通过这样削减使用第2金属布线层的单元内布线的金属布线区域，当使用自动配置布线工具进行单元间布线时产生余量，具有使配置布线效率提高而可减少金属布线层数的情况。
另外，在该门阵列中，由于节点n2的纵向布线利用栅极布线，因而浮置状态的PMOSpb和NMOSnb的栅极与该节点n2连接，然而由此引起的布线电容增加是可忽略的程度，没有实用上的问题，这通过仿真可以确认。
如上所述，该实施例1的门阵列由于把未使用的晶体管(PMOSpb和NMOSnb)的栅极布线用作电路布线，因而可把第2金属布线层50的布线的一部分移到第1金属布线层30上，具有可提高配置布线效率的优点。
【实施例2】
图4(a)、(b)是示出本发明的实施例2的门阵列的结构图，该图(a)是平面图，以及该图(b)是等效电路图。在这些图中，对与图1中的要素共同的要素附上共同符号。
该门阵列使栅极与节点n2连接的PMOSpb的源极和漏极与电源电位VDD连接，并使NMOSnb的源极和漏极与接地电位GND连接，其他结构与图1相同。
PMOSpb的源极和漏极可使用第1金属布线层30来与电源电位VDD连接，而不对其他布线产生影响。并且，NMOSpb的源极和漏极可使用第1金属布线层30来与接地电位GND连接，而不对其他布线产生影响。因此，第2金属布线层50的结构与图1(a)相同。
在该门阵列中，节点n2的纵向布线利用栅极布线，而且与该栅极布线连接的PMOSpb和NMOSnb的源极和漏极分别与电源电位VDD和接地电位GND连接。因此，处于在节点n2与电源电位VDD和接地电位GND之间分别连接有反向二极管的状态，对该节点n2附加一定电容，然而由此引起的布线电容增加是可忽略的程度，通过仿真确认为没有实用上的问题。
如上所述，该实施例2的门阵列由于把未使用的晶体管(PMOSpb和NMOSnb)的栅极布线用作电路布线，因而具有与实施例1相同的优点。并且，把这些晶体管的源极和漏极固定在电源电位VDD或接地电位GND上。由此，由于布线电容被保持为一定值，因而没有布线电容的变动，具有可进行更稳定的动作的优点。
另外，本发明不限于上述实施例，可进行各种变形。作为该变形例，例如有如下变形例。
(1)以双输入的选择电路为一例作了说明，然而只要是CMOS逻辑电路，也能同样应用于任何电路结构的门阵列。
(2)单位单元10的结构不限于图2的结构，可以是以下结构，即：将电源电位VDD的区域、PMOS、NMOS以及接地电位GND的区域单列配置，并在该PMOS与NMOS之间设置栅极布线。
(3)在实施例2中，把未使用的晶体管的源极和漏极固定在电源电位VDD或接地电位GND上，然而可以使源极和漏极与各个栅极连接。