闪存器件及其制造方法

摘要

本发明涉及一种非易失性存储器件，包括具有由沿第一方向延伸的隔离膜定义的有源区的半导体衬底。控制栅极线沿与该第一方向垂直的第二方向延伸。第一和第二浮置栅极形成在该有源区上且在该控制栅极线之下。岛导电线形成在该第一和第二浮置栅极之间且在该隔离膜内。该岛导电线沿该第一方向延伸且配置来接收电压以防止该第一和第二浮置栅极之间的干扰。

权利要求

1.一种非易失性存储器件，包括：

半导体衬底，具有由沿第一方向延伸的隔离膜定义的有源区；

控制栅极线，沿与该第一方向垂直的第二方向延伸；

第一和第二浮置栅极，形成在该有源区上且在该控制栅极线下；以及岛导电线，形成在该第一和第二浮置栅极之间且在该隔离膜内，该岛导电线沿该第一方向延伸且被配置来接收电压从而防止该第一和第二浮置栅极之间的干扰。

2.如权利要求1所述的非易失性存储器件，其中该岛导电线连接到边缘部分，该边缘部分连接到至少一个其它岛导电线，其中该岛导电线是多晶硅线。

3.如权利要求1所述的非易失性存储器件，还包括在该器件的外围区域的开关器件，该开关器件被配置来在编程操作期间施加电压到该岛导电线。

4.如权利要求1所述的非易失性存储器件，其中该器件具有在编程操作期间被选择的第一存储单元和未被选择的第二存储单元，其中在该编程操作期间施加到该岛导电线的电压与施加到该第二存储单元的控制栅极的电压相同。

5.如权利要求1所述的非易失性存储器件，其中该岛导电线在擦除操作期间被浮置。

6.如权利要求1所述的非易失性存储器件，其中在读操作期间0V电压施加到该岛导电线。

7.一种制造非易失性存储器件的方法，该方法包括：蚀刻半导体从而形成槽；

在该槽内设置第一绝缘层而不完全填充该槽，使得凹沟形成在该槽内；

在该凹沟内设置导电层，使得该导电层仅保留在该凹沟的下部从而定义岛导电线；

在该凹沟内且在该岛导电线之上形成第二绝缘层，其中该第一和第二绝缘层定义隔离结构，该岛导电线设置在该隔离结构内；

在该隔离结构的第一和第二侧形成第一和第二浮置栅极，使得该隔离结构设置在该第一和第二浮置栅极之间；以及在该第一和第二浮置栅极之上形成控制栅极。

8.如权利要求7所述的方法，其中该第一绝缘层和该第二绝缘层利用高密度等离子体氧化物膜形成。

9.如权利要求7所述的方法，其中所述在所述凹沟内设置导电层的步骤包括：在所述凹沟内以及在所述第一绝缘层之上设置多晶硅层；以及蚀刻该多晶硅层直到该多晶硅层仅保留在该凹沟的下部。

10.一种制造非易失性存储器件的方法，该方法包括：在半导体衬底上形成隧道氧化物膜和第一多晶硅层；

蚀刻该第一多晶硅层、该隧道氧化物膜、以及部分该半导体衬底从而形成沿第一方向布置的隔离槽；

在该隔离槽内形成第一绝缘层从而形成由该第一绝缘层定义的凹沟；

在该凹沟的下部形成岛多晶硅线；

在该凹沟内和该岛多晶硅线之上形成第二绝缘层从而定义隔离结构，该隔离结构包括该第一和第二绝缘层，该岛多晶硅线设置在该隔离结构内；

在该第一多晶硅层上形成第二多晶硅层从而形成具有该第一多晶硅层和该第二多晶硅层的层叠膜的浮置栅极；以及在该第二多晶硅层之上形成控制栅极。

11.如权利要求10所述的方法，其中该第一绝缘层和该第二绝缘层利用高密度等离子体氧化物膜形成。

12.如权利要求10所述的方法，其中形成岛多晶硅线包括：在其中形成该第一绝缘层的该半导体衬底的整个表面上形成多晶硅层；以及回蚀该多晶硅层使得该多晶硅层仅保留在该凹沟的下部。

13.如权利要求10所述的方法，其中该第一多晶硅层、该隧道氧化物膜、以及该半导体衬底的蚀刻利用硬掩模膜作为掩模进行。

14.如权利要求10所述的方法，该隔离槽具有约的深度。

15.如权利要求13所述的方法，其中该硬掩模膜是氮化物膜。

说明书

技术领域

本发明总地涉及半导体存储器件，更特别地，涉及闪存器件及其制造方法，其中可以减少干扰现象(interference phenomenon)。

背景技术

随着NAND闪存(flash memory)的集成水平变高，与已编程单元相邻的单元对已编程单元的影响逐渐增大。
沿位线(bit line)方向(或x方向)、字线(word line)方向(或y方向)、以及xy方向彼此相邻的单元之间存在电容。由于随着器件的集成水平变高而单元之间的距离变小，该电容逐渐增大。更特别地，当单元沿x方向缩紧时该电容显著增大。
结果，随着耦合比(coupling ratio)减小，编程速度降低且干扰现象增大。
术语“干扰现象”指的是这样的现象，其中如果将被读取的单元的相邻单元将被编程，由于该相邻单元的浮置栅极的电荷变化，在旁边单元的读操作期间由于相邻的已编程单元的电容效应，高于实际阈值电压的单元阈值电压被读取。在该情况下，将被读取单元的浮置栅极的电荷自身未改变，但是实际单元的状态由于相邻单元的状态变化而看上去失真。
此失真现象(distortion phenomenon)使单元分布(distribution)变宽，因此使得难以控制单元。更特别地，与单级单元中相比，此影响在具有小的单元分布裕度(margin)的多级单元中显著更大。
为了提高单元一致性，需要减小该干扰现象。

发明内容

本发明的一个实施例提供一种闪存器件及其制造方法，其中该干扰现象被减少。
本发明的另一实施例提供一种闪存器件及其制造方法，其中通过单元分布的减小，操作故障可被防止。
本发明的再一实施例提供一种闪存器件及其制造方法，其中通过单元分布的减小能制造具有小的单元分布裕度的多级单元。
本发明的又一实施例提供一种闪存器件及其制造方法，其中编程速度可被提高。
本发明的又一实施例提供一种闪存器件及其制造方法，其中通过减少限制高集成的干扰现象能制造高集成水平的器件。
根据本发明的一个实施例，闪存器件包括存储单元，该存储单元包括：半导体衬底，具有由沿一方向布置的隔离膜定义的有源区；控制栅极线，沿与所述隔离膜垂直的方向布置；浮置栅极，形成在该有源区上该控制栅极线之下；以及岛多晶硅线，沿与该隔离膜的方向相同的方向形成在该隔离膜中且被施加有电压以防止具有该隔离膜在其间的相邻浮置栅极之间的干扰。
根据本发明的另一实施例，制造闪存器件的方法包括：蚀刻半导体衬底，产生沿一方向布置的多个隔离槽；在该半导体衬底上形成第一绝缘层，该第一绝缘层具有在该半导体衬底的该隔离槽内的凹沟；在该凹沟的底部形成岛多晶硅线；形成第二绝缘层使得该隔离槽被完全掩埋，且剥离该第二绝缘层和该第一绝缘层使得该半导体衬底被暴露，在该隔离槽内形成隔离膜；在该隔离膜定义的有源区上形成隧道氧化物膜；在该隧道氧化物膜上形成浮置栅极；以及在该整个结构上形成控制栅极，电介质层置于其间。
根据本发明的另一实施例，制造闪存器件的方法包括：在半导体衬底上形成隧道氧化物膜和第一多晶硅层；蚀刻该第一多晶硅层、该隧道氧化物膜、以及部分该半导体衬底，产生沿一方向布置的多个隔离槽；在该整个结构上形成第一绝缘层，该第一绝缘层具有在该隔离槽内的凹沟；在该凹沟的底部形成岛多晶硅线；形成第二绝缘层使得该隔离槽被完全埋设，且剥离该第二绝缘层和该第一绝缘层使得该第一多晶硅层被暴露，由此形成该隔离槽内的隔离膜；在该第一多晶硅层和与该第一多晶硅层相邻的隔离膜上形成第二多晶硅层，由此分别形成具有该第一多晶硅层和该第二多晶国层的叠层的浮置栅极；以及在包括该浮置栅极的整个结构上形成控制栅极，电介质层置于其间。
在另一实施例中，一种非易失性存储器件包括半导体衬底，其具有沿第一方向延伸的隔离膜定义的有源区。控制栅极线沿与该第一方向垂直的第二方向延伸。第一和第二浮置栅极形成在该有源区上且在该控制栅极线之下。岛导电线形成在该第一和第二浮置栅极之间且在该隔离膜内。该岛导电线沿该第一方向延伸且配置来接收电压以防止该第一和第二浮置栅极之间的干扰。
在另一实施例中，一种制造非易失性存储器件的方法包括：蚀刻半导体从而形成槽；在该第一槽内设置第一绝缘层而不完全填充该槽，使得凹沟形成在该槽内；在该凹沟内设置导电层，使得该导电层仅保留在该凹沟的下部从而定义岛导电线；在该凹沟内且在该岛导电线上形成第二绝缘层，其中该第一和第二绝缘层定义隔离结构，该岛导电线设置在该隔离结构内；在该隔离结构的第一和第二侧形成第一和第二浮置栅极，使得该隔离结构设置在该第一和第二浮置栅极之间；以及在给第一和第二浮置栅极之上形成控制栅极。
在又一实施例中，一种制造非易失性存储器件的方法包括：在半导体衬底上形成隧道氧化物膜和第一多晶硅层；蚀刻该第一多晶硅层、该隧道氧化物膜、以及部分该半导体衬底从而形成沿第一方向布置的隔离槽；在该隔离槽内形成第一绝缘层从而形成由该第一绝缘层定义的凹沟；在该凹沟的下部形成岛多晶硅线；在该凹沟内且在该岛多晶硅线之上形成第二绝缘层从而定义隔离结构，该隔离结构包括该第一和第二绝缘层，该岛多晶硅线设置在该隔离结构内；在该第一多晶硅层上形成第二多晶硅层从而形成具有该第一多晶硅层和该第二多晶硅层的层叠膜的浮置栅极；以及在该第二多晶硅层之上形成控制栅极。

附图说明

结合附图参考下面的详细描述，对本发明的完整的理解将容易地变得显然且将更好地理解本发明，附图中相似的附图标记表示相同或相似的部件，其中：
图1是示出根据本发明一实施例的闪存器件的构造的视图；
图2A至2F是剖视图，示出根据本发明一实施例制造闪存单元的方法；以及
图3A至3J是剖视图，示出根据本发明另一实施例制造闪存单元的方法。

具体实施方式

图1是示出根据本发明一实施例的闪存器件的构造的视图。
参照图1，根据本发明一实施例的闪存单元包括：半导体衬底10，其中有源区12由沿第一方向布置的隔离膜11定义；控制栅极线14，沿与第一方向垂直的第二方向布置；浮置栅极13，形成在有源区12上控制栅极线14下；以及岛多晶硅线15，沿与隔离膜11相同的第一方向形成在隔离膜11内且被施加有电压以防止浮置栅极13之间的干扰。
尽管图中未示出，但是隧道氧化物膜设置在浮置栅极13与半导体衬底10之间且栅极电介质膜设置在浮置栅极13与控制栅极线14之间。
岛多晶硅线15在存储单元的边缘区域互连，使得岛多晶硅线15能被施加以相同电压。
同时，用于施加电压到岛多晶硅线15的开关电路20包括在外围区域中用于驱动存储单元。
在一些实施例中，开关电路20是MOS晶体管，其在存储单元的编程、擦除、以及读取操作期间开启。开关晶体管20具有输入电压Vin被输入的一端以及与岛多晶硅线15连接的另一端，使得当存储单元被驱动时，Vin能被传输到岛多晶硅线15。
输入电压Vin可根据存储单元的操作状态而具有不同电压值，使得岛多晶硅线15与相邻单元的浮置栅极之间没有电势。
在编程操作中，施加到未被选择的存储单元的控制栅极的传输电压(passvoltage)被用作Vin，在擦除操作中，没有电压被施加，使得岛多晶硅线15被浮置。同时，在读操作中，0V电压被用作Vin。
图2A至2F是剖视图，示出根据本发明实施例制造闪存单元的方法。图2A至2F示出一示例，其中本发明应用于一般的浅槽隔离(STI)结构。
参照图2A，垫氧化物膜(pad oxide film)31和垫氮化物膜32顺序形成在半导体衬底30上。垫氮化物膜32、垫氧化物膜31、以及部分半导体衬底30通过光刻工艺被蚀刻，形成沿一方向延伸的多个隔离槽(trench)33。半导体衬底30的蚀刻深度可设置为约
参照图2B，垫氮化物膜32和垫氧化物膜31被去除。然后高密度等离子体(HDP)氧化物膜沉积在整个结构上从而形成第一绝缘层34。在此情况下，第一绝缘层34的厚度被适当控制，使得凹沟(groove)70以槽33未被完全填充的方式形成在槽33的每个中。在本实施例中凹沟70具有山谷状形状。
多晶硅层35沉积在整个结构上。多晶硅层35被回蚀，使得它仅保留在凹沟70的下部，如图2C所示，由此形成岛多晶硅线35a。
之后，HDP氧化物膜沉积在整个结构上，形成第二绝缘层36。对第二绝缘层36和第一绝缘层34进行化学机械抛光(CMP)，使得半导体衬底30被暴露，如图2D所示。因此，形成分别具有第一和第二绝缘层34、36的隔离膜37以及在底部的岛多晶硅线35a。
参照图2E，用于浮置栅极的多晶硅层39形成在隔离膜37定义的有源区以及与有源区相邻的隔离膜37上。隧道氧化物膜38位于多晶硅层39和衬底30之间。
参照图2F，电介质层40和用于控制栅极的多晶硅层41顺序形成在整个结构上。
尽管图中未示出，但是多晶硅层41、电介质层40、多晶硅层39、以及隧道氧化物膜38沿与布置隔离膜37的方向直交的方向被蚀刻，形成具有隧道氧化物膜、浮置栅极、电介质层、以及控制栅极的堆叠栅极。进行后面的工艺从而完成闪存单元。
图3A至3J是剖视图，示出根据本发明另一实施例制造闪存单元的方法。图3A至3J示出一示例，其中本发明应用于自对准浅槽隔离(SA-STI)结构。
参照图3A，隧道氧化物膜51、第一多晶硅层52、以及硬掩模膜53顺序形成在半导体衬底50上。硬掩模膜53可以利用氮化物膜形成。
然后第一光致抗蚀剂PR1形成在整个结构上。第一光致抗蚀剂PR1被构图从而开放场区域，如图3B所示。硬掩模膜53利用构图的第一光致抗蚀剂PR1作为掩模通过蚀刻工艺被构图。
之后，如图3C所示，第一光致抗蚀剂PR1被剥离以防止在随后的蚀刻工艺中由于第一光致抗蚀剂PR1而蚀刻失败。
利用图案化的硬掩模膜53作为掩模，通过蚀刻第一多晶硅层52、隧道氧化物膜51、以及部分半导体衬底50形成多个隔离槽54。隔离槽形成为沿第一方向延伸。半导体衬底50的蚀刻深度可设置为约
参照图3D，HDP氧化物膜沉积在整个结构上从而形成第一绝缘层55。通过控制第一绝缘层55的厚度形成凹沟72。
第二多晶硅层56沉积在整个结构上。第二多晶硅层56被回蚀，使得第二多晶硅层56仅保留在每个凹沟72的下部，如图3E所示，由此形成岛多晶硅线56a。然后HDP氧化物膜沉积在整个结构上，使得槽54被完全填充，因此形成第二绝缘层57。
参照图3F，第二绝缘层57和第一绝缘层55通过CMP被剥离，使得第一多晶硅层52被暴露，由此形成隔离膜58。每个隔离膜58具有第一和第二绝缘层55、57且在凹沟72底部具有岛多晶硅线56a。
参照图3G，第三多晶硅层59形成在整个结构上。第二光致抗蚀剂PR2涂覆在第三多晶硅层59上，如图3H所示。第二光致抗蚀剂PR2被构图，使得隔离膜58上的第三多晶硅层59被暴露。
参照图3I，第三多晶硅层59利用图案化的第二光致抗蚀剂PR2作为掩模被蚀刻，形成浮置栅极图案60。每个浮置栅极60具有第一多晶硅层52和第三多晶硅层59的层叠膜。第二光致抗蚀剂PR2从第三多晶硅层59被剥离。
参照图3J，电介质层61和用于控制栅极的多晶硅层62形成在整个结构上。
之后，尽管图中未示出，但是用于控制栅极的多晶硅层62、电介质层61、浮置栅极图案60和隧道氧化物膜51沿与布置隔离膜58的方向直交的方向被蚀刻，由此形成具有隧道氧化物膜、浮置栅极、电介质层和控制栅极的堆叠栅极。进行随后的工艺从而完成该闪存单元。如上所述，本发明的实施例具有下列优点中的一个或更多。第一，由于干扰现象能被减少，所以由于干扰现象而对器件的集成水平的限制能被克服。因此能够提高器件的集成水平。第二，由于干扰现象能被减少，所以单元分布可被减小且器件操作故障可被相应地防止。第三，由于单元分布可被减小，所以可以制造具有小的单元分布裕度的多级单元。第四，由于干扰现象能被减少，所以耦合比能增大且编程速度能提高。
尽管结合当前预期的实用示例性实施例描述了本发明，但是将理解，本发明不限于所公开的实施例，而是，相反，本发明有意覆盖包括在所附权利要求的思想和范围内的各种修改和等效布置。