半导体器件及其制造方法

摘要

提供了这样一种半导体器件及其制造方法，它在不导致形成控制栅电极过程中的未对准问题并且不产生控制栅电极与浮动栅电极之间的泄漏的情况下以自对准方式形成。该半导体器件包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。该控制栅电极被形成为覆盖该浮动栅电极，并且它们之间插入第二栅绝缘膜，该控制栅电极设有侧壁，且该侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。

权利要求

1.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。

2.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域的面积。

3.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对第一杂质区以及一对第二杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述控制栅电极与所述一对第二杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

4.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对第一杂质区以及一对第二杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述控制栅电极与所述一对第二杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域的面积。

5.如权利要求1－4之任一所述的半导体器件，其特征在于，所述半导体是形成于绝缘表面上的结晶半导体膜。

6.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述浮动栅电极包括第一浮动栅电极和所述第一浮动栅电极上的第二浮动栅电极，所述第一浮动栅电极的栅极长度大于所述第二浮动栅电极的栅极长度，所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。

7.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述浮动栅电极包括第一浮动栅电极和所述第一浮动栅电极上的第二浮动栅电极，所述第一浮动栅电极的栅极长度大于所述第二浮动栅电极的栅极长度，所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且在它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域的面积。

8.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述浮动栅电极包括第一浮动栅电极和所述第一浮动栅电极上的第二浮动栅电极，所述第一浮动栅电极的栅极长度大于所述第二浮动栅电极的栅极长度，所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述第三杂质区被设置在所述第一杂质区和所述第二杂质区之间，所述控制栅电极与所述一对第三杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

9.一种半导体器件，包括：

半导体；

所述半导体上的第一栅绝缘膜；

所述第一栅绝缘膜上的浮动栅电极；

覆盖所述浮动栅电极的第二栅绝缘膜；

所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，

其中：

所述浮动栅电极包括第一浮动栅电极和所述第一浮动栅电极上的第二浮动栅电极，所述第一浮动栅电极的栅极长度大于所述第二浮动栅电极的栅极长度，所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上，在所述半导体中设置沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述第三杂质区被设置在所述第一杂质区和所述第二杂质区之间，所述控制栅电极与所述一对第三杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域的面积。

10.如权利要求6－9之任一所述的半导体器件，其特征在于，所述半导体是形成于绝缘表面上的结晶半导体膜。

11.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成掩模；以及通过使用所述掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。

12.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成掩模；以及通过使用所述掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域的面积。

13.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成掩模；以及通过使用所述掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，并且通过使用所述控制栅电极作为掩模将与所述n型或p型杂质相同的导电杂质添加到所述半导体中，以在所述半导体中形成沟道形成区，一对第一杂质区和一对第二杂质区，所述一对第二杂质区形成于与所述控制栅电极重叠的区域中，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

14.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成掩模；以及通过使用所述掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，并且通过使用所述控制栅电极作为掩模将与所述n型或p型杂质相同的导电杂质添加到所述半导体中，以在所述半导体中形成沟道形成区，一对第一杂质区和一对第二杂质区，所述一对第二杂质区形成于与所述控制栅电极重叠的区域中，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域的面积。

15.如权利要求11－14之任一所述的制造半导体器件的方法，其特征在于，所述半导体是形成于绝缘表面上的结晶半导体膜。

16.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成第一导电膜；

在所述第一导电膜上形成第二导电膜；

在所述第二导电膜上形成第一掩模；

通过使用所述第一掩模进行第一蚀刻，以使所述第一导电膜成为第一浮动栅电极，并使所述第二导电膜成为第四导电膜；

进行其中蚀刻所述第四导电膜的侧面的第二蚀刻，以形成其栅极长度比所述第一浮动栅电极的栅极长度短的第二浮动栅电极，从而形成包括所述第一浮动栅电极和所述第二浮动栅电极的浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成第二掩模；以及通过使用所述第二掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述第二掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。

17.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成第一导电膜；

在所述第一导电膜上形成第二导电膜；

在所述第二导电膜上形成第一掩模；

通过使用所述第一掩模进行第一蚀刻，以使所述第一导电膜成为第一浮动栅电极，并使所述第二导电膜成为第四导电膜；

进行其中蚀刻所述第四导电膜的侧面的第二蚀刻，以形成其栅极长度比所述第一浮动栅电极的栅极长度短的第二浮动栅电极，从而形成包括所述第一浮动栅电极和所述第二浮动栅电极的浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成第二掩模；以及通过使用所述第二掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述第二掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域的面积。

18.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成第一导电膜；

在所述第一导电膜上形成第二导电膜；

在所述第二导电膜上形成第一掩模；

通过使用所述第一掩模进行第一蚀刻，以使所述第一导电膜成为第一浮动栅电极，并使所述第二导电膜成为第四导电膜；

进行其中蚀刻所述第四导电膜的侧面的第二蚀刻，以形成其栅极长度比所述第一浮动栅电极的栅极长度短的第二浮动栅电极，从而形成包括所述第一浮动栅电极和所述第二浮动栅电极的浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成第二掩模；以及通过使用所述第二掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述第二掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，并通过使用所述控制栅电极作为掩模将与所述n型或p型杂质相同的导电杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区形成于所述第三杂质区和所述沟道形成区之间，所述第三杂质区形成于所述第一杂质区和所述第二杂质区之间，所述一对第三杂质区形成于与所述控制栅电极重叠的区域中，并且它们之间插入所述第一栅绝缘膜，以及所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

19.一种制造半导体器件的方法，包括：在半导体上形成第一栅绝缘膜；

在所述第一栅绝缘膜上形成第一导电膜；

在所述第一导电膜上形成第二导电膜；

在所述第二导电膜上形成第一掩模；

通过使用所述第一掩模进行第一蚀刻，以使所述第一导电膜成为第一浮动栅电极，并使所述第二导电膜成为第四导电膜；

进行其中蚀刻所述第四导电膜的侧面的第二蚀刻，以形成其栅极长度比所述第一浮动栅电极的栅极长度短的第二浮动栅电极，从而形成包括所述第一浮动栅电极和所述第二浮动栅电极的浮动栅电极；

形成第二栅绝缘膜以覆盖所述浮动栅电极；

在所述第二栅绝缘膜上形成导电膜；

在所述导电膜上形成一膜；

使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；

在所述导电膜上的阶梯部分的上阶梯部分上形成第二掩模；以及通过使用所述第二掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极，其中：

所述第二掩模被形成为不延伸超过所述侧壁的外侧边缘，通过使用所述浮动栅电极作为掩模将n型或p型杂质添加到所述半导体中，并通过使用所述控制栅电极作为掩模将与所述n型或p型杂质相同的导电杂质添加到所述半导体中，以在所述半导体中形成沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区形成于所述第三杂质区和所述沟道形成区之间，所述第三杂质区形成于所述第一杂质区和所述第二杂质区之间，所述一对第三杂质区形成于与所述控制栅电极重叠的区域中，并且它们之间插入所述第一栅绝缘膜，以及所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域的面积。

20.如权利要求16－19之任一所述的制造半导体器件的方法，其特征在于，所述半导体是形成于绝缘表面上的结晶半导体膜。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及与形成于衬底上的半导体器件有关的技术。

背景技术

[0002] 目前，已积极地开发了用于个人计算机、数码相机、移动电话设备、家用电子设备、RFID等的半导体存储器件。特别地，主要在各自具有浮动栅极结构的EEPROM和闪存上研究和开发了各种构造和结构。还开发了不是在硅晶片，而是在玻璃衬底、塑料衬底以及包括绝缘层的硅晶片上形成半导体存储器件的技术。这一半导体存储器件在例如参考文献1(日本专利申请公开号平5-82787)等中公开。参考文献1等中公开的半导体存储器件的结构参考图12A到12D来描述。

[0003] 图12A所示的半导体存储器件在参考文献1的图1中公开。图12A的半导体存储器件在其上形成绝缘膜1002的半导体衬底1000上具有带沟道形成区1003a和源极或漏极区1003b的半导体层1003、隧道绝缘膜1004、浮动栅电极1005、中间绝缘膜1006以及控制栅电极1007。

[0004] 另一方面，图12C所示的半导体存储器件在参考文献1和参考文献2(日本专利申请公开号平11-87545)的图2中公开。此处，半导体层1003、隧道绝缘膜1004、浮动栅电极1005、中间绝缘膜1006和控制栅电极1007形成于其上形成了绝缘膜1002的半导体衬底1000上。如图12D所示，形成了半导体层1003、绝缘膜1004a、浮动栅极层1005a、绝缘膜1006a和控制栅极层1007，然后通过使用抗蚀剂掩模1008共同蚀刻它们。

发明内容

[0005] 图12A所示的半导体存储器件需要在控制栅极层1007a上形成抗蚀剂掩模1008以形成控制栅电极1007，并蚀刻抗蚀剂掩模以形成图案。然而，难以在期望的位置处适当地形成抗蚀剂掩模1008，因为当形成抗蚀剂掩模1008时，取决于器件的对准精度发生未对准。因此，没有在相对于浮动栅电极1005的对称位置或几乎对称位置处形成抗蚀剂掩模1008(图12B)。

[0006] 因此，其中控制栅电极1007与漏极和源极区之一彼此重叠的区域的长度1009明显不同于其中控制栅电极1007与源极和漏极区中的另一个彼此重叠的区域的长度1010(图12A)。

[0007] 另一方面，在图12C所示的半导体存储器件中，由于浮动栅电极1005、绝缘膜1006和控制栅电极1007是使用图12D所示的抗蚀剂掩模1008共同蚀刻的，因此不导致图12A和12B所示的未对准的问题，但是发现存储器的保持特性较差。考虑到这是因为在控制栅电极1007和浮动栅电极1005之间发生了泄漏。

[0008] 鉴于上述情况，本发明的一个目的是提供这样一种半导体器件及其制造方法，其中在不导致未对准问题的情况下以自对准方式形成控制栅电极，并且在控制栅电极和浮动栅电极之间不发生泄漏。

[0009] 本发明的半导体器件的一个特征包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。形成控制栅电极以覆盖浮动栅电极，且在这两个栅电极之间插入第二栅绝缘膜。在控制栅电极上形成侧壁。侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。

[0010] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、源极区和漏极区。控制栅电极与源极区和漏极区重叠，并在它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0011] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、源极区和漏极区。控制栅电极与源极区和漏极区重叠，且在它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域的面积。

[0012] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区以及一对第二杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。控制栅电极与该对第二杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0013] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区和一对第二杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。控制栅电极与该对第二杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的面积。

[0014] 本发明的半导体器件的另一特征包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。浮动栅电极包括第一浮动栅电极和该第一浮动栅电极上的第二浮动栅电极。第一浮动栅电极的栅极长度大于第二浮动栅电极的栅极长度。形成控制栅电极以覆盖浮动栅电极，并在它们之间插入第二栅绝缘膜。在控制栅电极上形成侧壁。侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。

[0015] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对轻掺杂漏极(此处称为LDD)区、源极区以及漏极区。控制栅电极与LDD区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对LDD区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极和该对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0016] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对LDD区、源极区以及漏极区。控制栅电极与LDD区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极和该对LDD区中的另一个彼此重叠的区域的面积。

[0017] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区、一对第二杂质区以及一对第三杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。第三杂质区被设置在第二杂质区和第一杂质区之间。控制栅电极与该对第三杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极和该对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与该对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0018] 本发明的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区、一对第二杂质区以及一对第三杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。第三杂质区被设置在第二杂质区和第一杂质区之间。控制栅电极与该对第三杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极和该对第三杂质区中的另一个彼此重叠的区域的面积。

[0019] 本发明的半导体器件的另一特征包括在半导体膜上形成第一栅绝缘膜、在该第一栅绝缘膜上形成浮动栅电极、形成第二栅绝缘膜以覆盖该浮动栅电极、在第二栅绝缘膜上形成导电膜、在该导电膜上形成一膜、使该膜经受各向异性蚀刻以在导电膜中由于浮动栅电极而产生的阶梯部分上形成侧壁、在导电膜中由于导电膜上的浮动栅电极而产生的阶梯部分的上阶梯部分上形成掩模、以及通过使用该掩模和侧壁蚀刻该导电膜以形成控制栅电极。

[0020] 本发明的半导体器件的另一特征在于该掩模被形成为仅覆盖导电膜的整个上阶梯部分和侧壁。

[0021] 本发明的半导体器件的另一特征在于通过使用浮动栅电极作为掩模将n型或p型杂质添加到半导体膜中，以在半导体膜中形成沟道形成区、源极区和漏极区。

[0022] 本发明的半导体器件的另一特征在于控制栅电极与源极区和漏极区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0023] 本发明的半导体器件的另一特征在于控制栅电极与源极区和漏极区重叠，并且它们之间插入第一栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域的面积。

[0024] 本发明的半导体器件的另一特征在于通过使用浮动栅电极作为掩模将n型或p型杂质添加到半导体膜中，并通过使用控制栅电极作为掩模将与该n型或p型相同的导电杂质添加到半导体膜中，以在半导体膜中形成沟道形成区、一对第一杂质区和一对第二杂质区，其中该对第二杂质区形成于与控制栅电极重叠的区域中，并且它们之间插入了第一栅绝缘膜和第二栅绝缘膜。

[0025] 本发明的半导体器件的另一特征在于其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0026] 本发明的半导体器件的另一特征在于其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的区域的面积。

[0027] 本发明的半导体器件的另一特征包括在半导体膜上形成第一栅绝缘膜、在该第一栅绝缘膜上形成第一导电膜、在该第一导电膜上形成第二导电膜、在该第二导电膜上形成掩模、通过使用该掩模进行第一蚀刻以使第一绝缘膜成为第一浮动栅电极并使第二导电膜成为第四导电膜、进行其中蚀刻第四导电膜的一侧以形成其栅极长度比第一浮动栅电极的长度短的第二浮动栅电极的第二蚀刻以形成包括第一浮动栅电极和第二浮动栅电极的浮动栅电极、形成第二栅绝缘膜以覆盖浮动栅电极、在该第二栅绝缘膜上形成导电膜、在该导电膜上形成一膜、使该膜经受各向异性蚀刻以在导电膜中由于浮动栅电极而产生的阶梯部分上形成侧壁、在导电膜中与导电膜上的浮动栅电极重叠的上区域上形成掩模、以及通过使用该掩模和侧壁蚀刻该导电膜来形成控制栅电极。

[0028] 本发明的半导体器件的另一特征在于该掩模被形成为仅覆盖导电膜的整个上阶梯部分和侧壁。

[0029] 本发明的半导体器件的另一特征在于通过使用浮动栅电极作为掩模将n型或p型杂质添加到半导体膜中，以在半导体膜中形成沟道形成区、一对LDD区、源极区和漏极区。

[0030] 本发明的半导体器件的另一特征在于控制栅电极与LDD区重叠，并且它们之间插入了第一栅绝缘膜，且其中控制栅电极与该对LDD区中的一个彼此重叠的区域中栅电极长度方向的长度等于或几乎等于其中控制栅电极与该对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0031] 本发明的半导体器件的另一特征在于控制栅电极与LDD区重叠，并且它们之间插入了第一栅绝缘膜，且其中控制栅电极与该对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与该对LDD区中的另一个彼此重叠的区域的面积。

[0032] 本发明的半导体器件的另一特征在于通过使用浮动栅电极作为掩模将n型或p型杂质添加到半导体膜中，并通过使用控制栅电极作为掩模将与该n型或p型杂质相同的导电杂质添加到半导体膜中，以在半导体膜中形成沟道形成区、一对第一杂质区、一对第二杂质区、以及一对第三杂质区，其中第二杂质区形成于第三杂质区和沟道形成区之间，第三杂质区形成于第一杂质区和第二杂质区之间，且该对第三杂质区形成于与控制栅电极重叠的区域中，并且它们之间插入了第一栅绝缘膜和第二栅绝缘膜。

[0033] 本发明的半导体器件的另一特征在于其中控制栅电极与该对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极和该对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。

[0034] 本发明的半导体器件的另一特征在于其中控制栅电极与该对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与该对第三杂质区中的另一个彼此重叠的区域的面积。上述短语“一个面积几乎等于另一面积”意指当一个面积定义A而另一面积定义B时，由公式1计算的值(x)在20％，较佳地在15％之内。

[0035] 公式1

[0036]

[0037] 另一方面，上述短语“一个长度几乎等于另一长度”意指当一个长度定义C而另一长度定义D时，由公式2计算的值(y)在20％，较佳地在15％之内。

[0038] 公式2

[0039]

[0040] 另外，本发明可作为其中在浮动栅电极和控制栅电极(它们电连接)之间提供电导通，且第一栅绝缘膜用作栅绝缘膜的薄膜晶体管来应用。

[0041] 由于浮动栅电极被第二栅绝缘膜(控制栅绝缘膜)覆盖，因此在不产生控制栅电极和浮动栅电极之间的泄漏的前提下保持特性是良好的。

[0042] 由于杂质区形成于与浮动栅电极重叠的区域中，且它们之间插入了第一栅绝缘膜(隧道绝缘膜)，因此可提高载流子注入效率。

[0043] 其中控制栅电极与杂质区中的一个彼此重叠的区域的长度和面积等于或几乎等于其中控制栅电极和杂质区中的另一个彼此重叠的区域的长度和面积。因此，可抑制因热载流子引起的劣化，并且可获得具有小变异和良好特性的半导体器件。这可通过如下步骤来制造：在要成为控制栅电极的导电膜中由于浮动栅电极而产生的阶梯部分上形成由绝缘体制成的侧壁、在导电膜中由于导电膜上的浮动栅电极而产生的阶梯部分的上阶梯部分上形成掩模、通过使用该掩模和侧壁来蚀刻该导电膜以形成控制栅电极。使用这一制造方法不会在形成图案时导致未对准，并且可以用自对准的方式在期望的位置处形成控制栅电极。

[0044] 另外，通过形成其中在彼此电连接的浮动栅极和控制栅极之间提供电导通，可形成其中第一栅绝缘膜是栅绝缘膜的薄膜晶体管。可取决于是否在浮动栅极和控制栅极之间提供了电导通来同时形成逻辑薄膜晶体管和半导体存储器件。

[0045] 此外，可形成浮动栅电极的一侧与控制栅电极之间的电容器，以及浮动栅电极的顶面与控制栅极之间的电容器。因此，通过形成于控制栅电极和浮动栅电极以及沟道形成区和浮动栅电极之间的电容性耦合，可将电场容易地施加在浮动栅电极和沟道形成区之间。因此，可减小要施加于控制栅电极的信号的写电压和擦除电压。

附图说明

[0046] 图1A到1C是示出本发明的半导体器件的图。

[0047] 图2A到2D是示出本发明的半导体器件的图。

[0048] 图3是示出本发明的半导体器件的图。

[0049] 图4A到4G是示出根据本发明的半导体器件的制造过程的图。

[0050] 图5A到5E是示出根据本发明的半导体器件的制造过程的图。

[0051] 图6是示出高密度等离子处理装置的图。

[0052] 图7A到7D是示出根据本发明的半导体器件的制造过程的图。

[0053] 图8A和8B是示出根据本发明的半导体器件的制造过程的图。

[0054] 图9A和9B是示出常规的制造过程的图。

[0055] 图10A到10E是示出根据本发明的半导体器件的制造过程的图。

[0056] 图11A和11B是示出根据本发明的半导体器件的制造过程的图。

[0057] 图12A到12D是示出常规示例的图。

[0058] 图13A到13C是示出ID芯片的制造过程的图。

[0059] 图14A到14D是示出ID芯片的制造过程的图。

[0060] 图15A到15C是示出ID芯片的制造过程的图。

[0061] 图16A和16B是示出ID芯片的制造过程的图。

[0062] 图17A和17B是示出ID芯片的制造过程的图。

[0063] 图18A到18C是各自示出ID芯片的应用的图。

[0064] 图19A到19H是各自示出ID芯片的应用的图。

[0065] 图20A和20B是示出NOR(或非)型存储器件的图。

[0066] 图21是示出NAND(与非)型存储器件的图。

[0067] 图22是示出NAND型存储器件的图。

[0068] 图23A和23B分别是根据本发明的半导体器件的制造过程中的横截面照片和横截面图。

具体实施方式

[0069] 在下文中，将参考附图描述实现本发明的最佳方式。然而，本发明可用各种方式来实现，且可以理解，各种改变和修改对于本领域的技术人员而言是显而易见的。因此，除非这样的改变和修改脱离了本发明的范围，否则它们应当被解释为被包括在其中。

[0070] (实施方式1)

[0071] 此处描述半导体器件等的结构。

[0072] 图1A是示出本发明的一个实施例方式的示例的示意性横截面图。参考标号1表示衬底，2表示基绝缘膜，3表示半导体膜，4表示沟道形成区，5表示源极或漏极区，6表示第一栅绝缘膜(也成为隧道绝缘膜)，7表示浮动栅电极，8表示第二栅绝缘膜(也成为控制绝缘膜)，9表示控制栅电极，10表示侧壁，11表示电连接到源极或漏极区5的源或漏电极，12表示电连接到控制栅电极9的栅极引线，13表示钝化绝缘膜。源或漏电极11、栅极引线12和钝化绝缘膜13在必要时形成。

[0073] 在图1A所示的结构中，基绝缘膜2形成于衬底1上。具有源极或漏极区5和沟道形成区4的半导体膜3形成于基绝缘膜2上。第一栅绝缘膜6形成于半导体膜3上。浮动栅电极7形成于第一栅绝缘膜6上。第二栅绝缘膜8形成于浮动栅电极7和第一栅绝缘膜6上。控制栅电极9形成于第二栅绝缘膜8上。侧壁10形成于控制栅电极9上。另外，绝缘膜13形成于第二栅绝缘膜8、控制栅电极9和侧壁10上。源或漏电极11电连接到源极或漏极区5，并且在它们之间插入绝缘膜13、第二栅绝缘膜8和第一栅绝缘膜6。栅极引线
12电连接到控制栅电极9，并且在它们之间插入绝缘膜13。用于平坦化的绝缘膜可形成于绝缘膜13上。

[0074] 另外，形成第二栅绝缘膜8以覆盖浮动栅电极7。

[0075] 图1B是图1A的一部分。如图1B所示，形成控制栅电极9以覆盖浮动栅电极7，并且在它们之间插入第二栅绝缘膜8，且控制栅电极9的栅极长度22大于浮动栅电极7的栅极长度21。注意，本说明书中的“栅极长度”指的是当晶体管工作时载流子在沟道区内迁移的方向上栅电极的长度。在由两个不同的导电层构成的栅电极中，栅极长度可以在各个层中分别定义。例如，在由第一导电膜和形成于第一导电膜上的第二导电膜构成的栅电极中，第一导电膜的栅极长度被定义为上述第一导电膜方向的长度，而第二导电膜的栅极长度被定义为上述第二导电膜方向的长度。

[0076] 侧壁10形成于控制栅电极9中由于浮动栅电极7的存在而产生的阶梯部分23上。注意，尽管侧壁10形成于阶梯部分23上，但侧壁10未形成于第二栅绝缘膜8上。

[0077] 控制栅电极9与源极和漏极区5重叠，并且它们之间插入第一栅绝缘膜6和第二栅绝缘膜8。其中控制栅电极9与源极和漏极区5中的一个彼此重叠的区域的长度24等于或几乎等于其中控制栅电极9与源极和漏极区5中的另一个彼此重叠的区域的长度25。此处的长度指的是栅极长度方向或沟道长度方向的长度。

[0078] 图3是图1B的俯视图。图1B是沿图3的线X-Y所取的横截面图。如图3所示，其中控制栅电极9与源极和漏极取5中的一个彼此重叠的其余的面积26等于或几乎等于其中控制栅电极9与源极和漏极区5中的另一个彼此重叠的区域的面积27。

[0079] 由于控制栅电极是通过使用侧壁10来形成的，因此重叠区域的长度或其面积彼此相等或几乎相等。以下描述一种制造方法。

[0080] 如图1C所示，第二杂质区34，例如低浓度杂质区(LDD区)可被设置在与半导体膜3中的控制栅电极9、以及沟道形成区4和源极或漏极区33重叠的区域中。

[0081] 在这一情况下，其中控制栅电极9与第二杂质区34中的一个彼此重叠的区域的长度和面积等于或几乎等于其中控制栅电极9与第二杂质区34中的另一个彼此重叠的其余的长度和面积。

[0082] 以下描述图1A到1C所示的每一结构元件。

[0083] (1)描述衬底和绝缘膜

[0084] 可使用玻璃衬底、由诸如铝等绝缘材料形成的衬底、具有可抵抗稍后的步骤中的处理温度的耐热性的塑料衬底、半导体衬底等。在使用塑料衬底作为衬底1的情况下，可使用PC(聚碳酸酯)、PES(聚醚砜)、PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二酯)等。在使用塑料衬底的情况下，可设置无机层或有机层作为其表面上的阻气层。在形成塑料衬底时由于塑料衬底上的灰尘等而产生突起的情况下，可在通过CMP等抛光并平坦化之后再使用衬底。在使用半导体衬底的情况下，不仅可使用硅晶片，而且还可使用经抛光等以像薄膜衬底一样薄的硅晶片或含有绝缘层的硅晶片。用于阻止杂质等从衬底一侧扩散的基绝缘膜2通过CVD法、溅射法、高密度等离子处理等在衬底1上由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)(x＞y)、氧氮化硅(SiNxOy)(x＞y)等形成。

[0085] (2)描述半导体膜

[0086] 使用硅、硅-锗、硅-锗-碳、ZnO等。半导体膜被形成为具有20到100nm的厚度。可使用已知的CVD法、溅射法等作为形成方法。可使用从上述半导体衬底等获得的非晶半导体膜、结晶半导体膜或单晶半导体中的任一种。作为结晶方法，使用热结晶、在添加金属元素的状态下通过热处理来结晶、激光结晶、其组合等。源极或漏极区5和沟道形成区4形成于半导体膜3中，并且将n型或p型杂质添加到源极或漏极区。可设置第二杂质区34，例如LDD区。

[0087] (3)描述第一栅绝缘膜

[0088] 第一栅绝缘膜通过使用氧化硅膜、氮氧化硅膜等形成为具有5到20nm的厚度。由于第一栅绝缘膜用作隧道绝缘膜，因此需要高质量的膜。为在低温形成第一栅绝缘膜，使用CCP(电容耦合等离子体)等离子CVD法、ECR(电子回旋共振)等离子CVD法、通过对半导体膜进行高密度等离子氧化处理来形成氧化膜的方法等。此外，也可使用通过用等离子CVD法形成氮氧化硅膜，然后对该氮氧化硅膜进行高密度等离子氧化处理来形成的氧化膜。可使用单层或叠层膜。

[0089] (4)描述浮动栅电极和控制栅电极

[0090] 可使用已知的导电膜。例如，可使用由选自钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、铬(Cr)或硅的元素形成的膜；由元素的氮化物形成的膜(通常为氮化钽膜、氮化钨膜或氮化钛膜)、与各元素组合的合金膜(通常是Mo-W合金或Mo-Ta合金)或元素的硅化物膜(通常是硅化钨膜、硅化钛膜或硅化镍膜)。可将诸如磷或硼等杂质添加到硅膜。可使用单层导电膜，或者可使用两层或三层的叠层膜。通过溅射法或CVD法形成浮动栅电极和控制栅电极。

[0091] (5)描述第二栅绝缘膜

[0092] 可通过CVD法或溅射法使用氧化硅膜、氮氧化硅膜、氧氮化硅膜等。第二栅绝缘膜可以单层或叠层膜。此外，也可使用通过用等离子CVD法形成氮氧化硅膜，然后对该氮氧化硅膜进行高密度等离子氧化处理形成的氧化膜。还可使用通过对第一栅绝缘膜和浮动栅电极进行高密度等离子氧化处理形成的氧化膜、通过等离子CVD法形成的氮氧化硅膜和通过对氮氧化硅膜进行高密度等离子氧化处理形成的氧化膜的叠层。此外，还可使用通过对第一栅绝缘膜和浮动栅电极进行高密度等离子氧化处理形成的氧化膜、通过对氧化膜进行高密度等离子氧化处理形成的氮化膜和通过等离子CVD法形成的氮氧化硅膜的叠层。

[0093] (6)描述侧壁

[0094] 可使用诸如氧化硅膜、氮氧化硅膜或氧氮化硅膜等绝缘膜。也可使用钽(Ta)、钛(Ti)、钼(Mo)、钨(W)等导电膜。可使用任何种类的膜，只要膜在蚀刻控制栅电极时具有高蚀刻选择比并且可被形成为覆盖阶梯形的一侧。可使用单层或叠层膜。在形成控制栅电极9的导电膜上形成绝缘膜或导电膜，然后进行各向异性蚀刻，由此形成侧壁10。因此，侧壁
10可形成于控制栅电极9中由于浮动栅电极7的存在而产生的阶梯部分23上。

[0095] (7)描述源电极、漏电极和栅极引线

[0096] 可使用Al膜、诸如AlNd(铝钕)膜等Al合金膜、Ti膜、Cu膜、Mo膜、W膜等。可使用元素氮化物膜(通常为氮化钛膜)。可使用单层或叠层膜，且可使用例如Ti膜、Al膜或含有Ti的Al膜和Ti膜的三层结构。源电极、漏电极和栅极引线通常通过溅射法来形成。

[0097] (8)描述绝缘膜

[0098] 可使用氧化硅膜、氮化硅膜、氮氧化硅膜、氧氮化硅膜、SOG(玻璃上旋涂)膜、丙烯酸的有机树脂膜等，或它们的叠层膜。

[0099] 在上述半导体器件中，由于控制栅电极9被第二栅绝缘膜8覆盖，因此在不产生控制栅电极9和浮动栅电极7之间的泄漏的情况下保持特性良好。其中控制栅电极9与源极和漏极区中的一个彼此重叠的区域的长度和面积等于或几乎等于其中控制栅电极9与源极和漏极区中的另一个彼此重叠的区域的长度和面积。因此，抑制了因热载流子引起的劣化，且形成了具有小变异和良好特性的半导体器件。

[0100] (实施方式2)

[0101] 此处，描述与实施方式1不同的半导体器件等的结构。与实施方式1的半导体器件的不同之处在于第一杂质区15、第二杂质区14等被设置在半导体膜3中，且浮动栅电极7是由第一浮动栅电极7a和第二浮动栅电极7b构成的，等等。

[0102] 图2A是示出本发明的另一实施方式的示例的横截面图。图2B和2C是图2A的一部分。注意，相同的部分用与实施方式1相同的参考标号来表示。

[0103] 在图2A中，参考标号7表示浮动栅电极，7a表示第一浮动栅电极，7b表示第二浮动栅电极，14表示第二杂质区，15表示第一杂质区。

[0104] 在图2A所示的结构中，基绝缘膜2形成于衬底1上。具有第一杂质区15、第二杂质区14和沟道形成区4的半导体膜3形成于基绝缘膜2上。第一栅绝缘膜6形成于半导体膜3上。浮动栅电极7形成于第一栅绝缘膜6上。第二栅绝缘膜8形成于浮动栅电极7和第一栅绝缘膜6上。控制栅电极9形成于第二栅绝缘膜8上。侧壁10形成于控制电极9上。另外，绝缘膜13形成于第二栅绝缘膜8、控制栅电极9和侧壁10上。源或漏电极11电连接到源极或漏极区5，并且它们之间插入绝缘膜13、第二栅绝缘膜8和第一栅绝缘膜6。
栅极引线12电连接到控制栅电极9，并且它们之间插入绝缘膜13。用于平坦化的绝缘膜可形成于绝缘膜13上。源或漏电极11、栅极引线12和钝化绝缘膜13在需要时形成。

[0105] 如图2A到2D所示，浮动栅电极7是由第一浮动栅电极7a和第二浮动栅电极7b构成的。第一浮动栅电极7a的栅极长度28大于第二浮动栅电极7b的栅极长度29(图2B)。

[0106] 第二杂质区14形成于半导体膜3中的第一杂质区15和沟道形成区4之间。第二杂质区14形成于几乎与浮动栅电极7重叠的区域中，并且它们之间插入第一栅绝缘膜。

[0107] 形成第二栅绝缘膜8以覆盖浮动栅电极7。

[0108] 形成控制栅电极9以覆盖浮动栅电极7，并且它们之间插入第二栅绝缘膜8，且控制栅电极9的栅极长度22大于第一浮动栅电极7a的栅极长度28(图2C)。

[0109] 侧壁10形成于控制栅电极9中由于浮动栅电极7的存在而产生的阶梯部分23上。

[0110] 控制栅电极9与第一杂质区15重叠，并且它们之间插入第一栅绝缘膜6和第二栅绝缘膜8。并且这些与实施方式1相同之处表现在其中控制栅电极9与第一杂质区15中的一个彼此重叠的区域的长度24等于或几乎等于其中控制栅电极9和第一杂质区15中的另一个彼此重叠的区域的长度25，且其中控制栅电极9与第一杂质区15中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极9与第一杂质去15中的另一个彼此重叠的区域的面积(图3)。

[0111] 此外，如图2D所示，除半导体膜3中的第一杂质区32和第二杂质区30之外，可在第二杂质区30和第一杂质区32之间与控制栅电极9重叠的区域中设置第三杂质区31。

[0112] 在这一情况下，其中控制栅电极9与第三杂质区31中的一个彼此重叠的区域的长度和面积等于或几乎等于其中控制栅电极与第三杂质区31中的另一个彼此重叠的区域的长度和面积。

[0113] 以下描述图2A到2D所示的每一结构元件。此处可使用实施方式1中所描述的衬底1、基绝缘膜2、第一栅绝缘膜6、第二栅绝缘膜8、控制栅电极9、侧壁10、源或漏电极11、栅极引线12和绝缘膜13。

[0114] (1)描述半导体膜

[0115] 可使用实施方式1中描述的半导体膜作为半导体膜3。第一杂质区15中含有的n型或p型杂质的浓度可以与第二杂质区14中含有的n型或p型杂质的浓度相同或几乎相同。或者，第一杂质区15中含有的n型或p型杂质的浓度可以大于第二杂质区14中含有的n型或p型杂质的浓度。在这一情况下，第一杂质区是高浓度杂质区，而第二杂质区是低浓度杂质区(LDD区)。

[0116] 另外，如图2D所示，可设置第三杂质区31。可将第三杂质区31中含有的n型或p型杂质的浓度设为小于第一杂质区32中含有的n型或p型杂质的浓度，并大于第二杂质区30中含有的n型或p型杂质的浓度。

[0117] (2)描述浮动栅电极

[0118] 第一浮动栅电极7a和第二浮动栅电极7b较佳地由不同的导电材料形成。第一浮动栅电极7a较佳地由对第一栅绝缘膜6具有良好粘附力的导电材料形成。例如，第一浮动栅电极7a较佳地由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)等形成。另外，第一导电层的厚度较佳地在25nm到35nm的范围内。第一浮动栅电极7a通过溅射法来形成。

[0119] 第二浮动栅电极7b较佳地由具有低电阻率的导电材料形成；例如，第二浮动栅电极7b较佳地由钨(W)、钼(Mo)、铝(Al)或铜(Cu)、金属作为主要成分的合金、金属化合物等形成。作为合金，有铝和硅的合金、铝和钕的合金等。作为金属化合物，有氮化钨等。此外，还可使用硅(Si)及其化合物(通常为硅化钛、硅化镍等)或向其添加了诸如P或B等杂质的硅。第二导电层较佳地被形成为具有100nm到410nm范围内的厚度。第二浮动栅电极7b主要通过溅射法来形成。

[0120] 在上述半导体器件中，由于控制栅电极9被第二栅绝缘膜8覆盖，因此在不产生控制栅电极9和浮动栅电极7之间的泄漏的情况下保持特性良好。另外，其中控制栅电极9与源极和漏极区15中的一个彼此重叠的区域的长度和面积等于或几乎等于其中控制栅电极9与源极和漏极区15中的另一个彼此重叠的区域的长度和面积。因此，抑制了因热载流子引起的劣化，且可获得具有小变异和良好特性的半导体器件。由于第二杂质区14或30形成于与浮动栅电极7重叠的区域中，且它们之间插入第一栅绝缘膜6，因此可提到载流子注入效率。

[0121] (实施方式3)

[0122] 此处描述制造实施方式1中所描述的半导体器件，即图1A到1C所示的半导体器件的方法。

[0123] 首先，如图4A所示，通过使用氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)(x＞y)、氧氮化硅(SiNxOy)(x＞y)等，在诸如玻璃衬底或塑料衬底等具有绝缘特性的衬底1上形成厚度为10到200nm的用于阻止杂质等从衬底1一侧扩散的绝缘膜2。

[0124] 接着，通过CVD法形成厚度为40到100nm的非晶硅膜作为半导体膜40。由于使用结晶硅膜42作为半导体膜3，因此此处对非晶半导体膜进行结晶。

[0125] 作为使非晶硅膜结晶的方法，有用激光束41照射非晶硅膜的方法(图4B)、通过使用提升半导体膜的结晶度的元素来加热以使非晶硅膜结晶的方法、通过用从灯发出的光照射来使非晶硅膜结晶的方法、或这些方法的组合。还可使用在不使用元素的情况下使非晶硅膜热结晶的方法。然而，这一方法仅在衬底是能够耐受高温的石英衬底等的情况下适用。

[0126] 在用激光照射的情况下，可适用连续波(CW)激光束或脉冲激光束。此处，可使用从诸如Ar激光器、Kr激光器或准分子激光器等气体激光器；使用单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YALO3或GdVO4、或掺杂有Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一种或多种作为掺杂物的多晶(陶瓷)YAG、Y2O3、YVO4、YALO3或GDVO4作为介质的激光器；玻璃激光器；红宝石激光器；紫翠玉激光器、Ti:蓝宝石激光器；铜汽化激光器；以及金汽化激光器中一种或多种发出的光束作为激光束。通过用具有这些激光的基波或这些基波的二次到四次谐波中的一个的激光束来照射，可获得具有大晶粒尺寸的晶体。例如，可使用Nd:YVO4激光器(基波为1064nm)的二次谐波(532nm)或三次谐波(355nm)。该激光可通过CW或脉冲振荡发出。2 2 2
在CW照射的情况下，激光器需要约0.01MW/cm 到100MW/cm(较佳的是0.1MW/cm 到10MW/
2
cm)的功率密度。扫描速率大致被设为约10cm/sec到2000cm/sec以照射半导体膜。

[0127] 注意，使用单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YALO3或GdVO4、或掺杂有Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一种或多种作为掺杂物的多晶(陶瓷)YAG、Y2O3、YVO4、YALO3或GDVO4作为介质的每一激光器；Ar离子激光器；以及Ti:蓝宝石激光器能够连续振荡。此外，其脉冲振荡可通过进行Q切换操作或模式同步以10MHz或更高的重复速率来进行。当以10MHz或更高的重复速率发出激光时，用下一脉冲照射半导体膜，同时用激光束熔融半导体膜然后凝固。因此，不像使用具有低重复速率的脉冲激光器的情况，可在半导体膜中连续地移动固-液界面，以获得在扫描方向上连续生长的晶粒。

[0128] 当将陶瓷(多晶)用作介质时，该介质可以最低的成本被形成为在短时间内具有自由形状。当使用单晶时，通常使用直径为几mm且长度为几十mm的柱形介质。在使用陶瓷的情况下，可形成比使用单晶的情况更大的介质。

[0129] 介质中直接对发光作贡献的诸如Nd或Yb等掺杂物的浓度在单晶或多晶中都会显著改变；因此，对通过提高杂质浓度在激光器输出上的改善有某一限制。然而，在陶瓷的情况下，与单晶的情况相比，可显著增大介质尺寸，由此，可实现激光器输出的显著改善。

[0130] 此外，在陶瓷的情况下，可容易地形成具有平行六面体形或长方体形的介质。在使用具有这一形状的介质的情况下，当使振荡的光以锯齿形方式在介质内行进时，可使振荡光的路径变长。因此，提高了放大率并且能以高输出来振荡激光束。此外，从具有这一形状的介质发出的激光束的横截面具有四边形，这在将激光束成形为横截面为线性形状时与具有圆形的激光束相比是有利的。通过使用光学系统对以上述方式发出的激光束成形，可容易地获得在较短侧长度为1mm或更短，而在较长侧长度为几mm到几m的激光束。另外，当用激发的光均匀地照射介质时，在较长侧方向上激光束的能量分布是均匀的。

[0131] 当用该线性束照射半导体膜时，可更均匀地对半导体膜的整个表面进行退火。在需要从线性束的一端到另一端的均匀退火的情况下，需要例如其中在线性束的任一端中设置狭缝的安排，由此屏蔽了削弱能量部分的光。

[0132] 当使用如此获得的具有均匀强度的线性束来对半导体膜进行退火且通过使用该半导体膜来制造电子器件时，电子器件的特性良好且均匀。

[0133] 此处描述通过用提升半导体膜的结晶度的元素加热来使半导体膜结晶的方法。

[0134] 将提升结晶度的元素43添加到非晶半导体膜(图4C)，然后进行热处理，以使在将添加的区域作为核的情况下使非晶半导体膜结晶(图4D)。

[0135] 非晶半导体膜也可通过用强光进行照射代替热处理来结晶。在这一情况下，可使用红外光、可见光和紫外光中的任一个或其组合。通常，使用从卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压纳灯或高压贡灯发出的光。灯光源照相1到60秒，或较佳地为30到60秒，且这一照亮重复1到10次，或较佳地2到6次。灯光源的发光强度是任意的，但是硅膜瞬间被加热到约600℃到1000℃。注意，如有必要，可进行热处理以在用强光照射之前排出包含具有非晶结构的非晶半导体膜的半导体膜40中所含的氢。或者，可通过热处理和用强光照射两者来进行结晶。

[0136] 在热处理之后，为提高结晶硅膜42的结晶率(由结晶成分占据的体积与膜的全部体积之比)并修正保留在晶粒中的缺陷，可在大气或氧气氛中用激光照射结晶硅膜。激光束可选择上述几个激光束。

[0137] 在通过上述方法形成结晶硅膜的情况下，需要去除结晶硅膜42中所含的提升结晶度的元素。以下描述该方法。

[0138] 首先，用含有臭氧的溶液(通常为臭氧水)处理结晶硅膜的表面，从而在结晶硅膜的表面形成厚度为1nm到10nm的由氧化膜形成的阻挡层44(称为化学氧化物)(图4E)。阻挡层44在稍后的步骤中仅选择性地去除吸气层时用作蚀刻阻止物。

[0139] 然后，在阻挡层44上形成含有稀有气体元素的吸气层作为吸气点。此处，通过CVD法或溅射法形成含有稀有气体元素的半导体膜作为吸气层45(图4F)。当形成吸气层时，适当地控制溅射条件以将稀有气体元素添加到其中。稀有气体元素可以是氦(He)、氖(Ne)、氩(Ar)、氪(Kr)或氙(Xe)中的一种或多种。

[0140] 注意，在通过使用含有作为具有一种导电类型的杂质元素的磷的喂入气或使用含有磷的靶来形成吸气层的情况下，除使用稀有气体元素来吸气之外，还可通过利用磷的库仑力来进行吸气。在吸气时，金属元素(例如，镍)往往移向具有高浓度氧的区域；因此，吸18 3
气层45中所含的氧的浓度理想地被设为例如5×10 /cm 或更高。

[0141] 接着，使结晶硅膜、阻挡层和吸气层经受热处理(例如，加热处理或用强光照射)，由此如图4F中的箭头所示将金属元素(例如，镍)吸收，以使结晶硅膜中金属元素的浓度降低。或者，去除结晶硅膜中的金属元素。

[0142] 然后，使用阻挡层44作为蚀刻阻止物来进行已知的蚀刻方法；由此仅选择性地去除了吸气层45。之后，例如使用含有氢氟酸的蚀刻剂去除由氧化膜形成的阻挡层44(图4G)。

[0143] 结晶硅膜42可通过以上步骤来形成。

[0144] 此处，可考虑要制造的半导体器件的阈值特性来添加杂质离子。

[0145] 接着，用已知的光刻工艺将结晶硅膜42形成为岛形(图5A)。此处，含有岛形结晶硅的半导体膜3的侧壁理想地具有锥形。

[0146] 然后，在用含有氢氟酸的蚀刻剂清洗了含有硅膜的半导体膜3的表面之后，在含有硅膜的半导体膜3上形成厚度为5到20nm的第一栅绝缘膜6。第一栅绝缘膜6的表面清洗和形成可在不暴露到大气中的情况下连续进行。

[0147] 此处，通过使用高密度等离子体氧化含有硅膜的半导体膜3的表面来形成含有氧化硅的第一栅绝缘膜6(图5B)。通过使用例如2.45GHz的高频微波来产生高密度等离子体。使用这一高密度等离子体，并且通过等离子体激活来激活氧气(或含有氧的气体)，且这些与硅直接反应以使含有硅膜的半导体膜3的表面绝缘。

[0148] 使用其电子密度为1011cm-3或更高，且电子温度在0.2到2.0eV的范围内(含端点)(更佳地在0.5到1.5eV的范围内，含端点)的高密度等离子体。特征为低电子温度的这一高密度等离子体可形成受等离子体的较少损害并与常规的等离子处理相比几乎没有缺陷的膜，因为活性形式的动能较低。另外，这一绝缘膜的密度大于通过使用阳极氧化法形成的绝缘膜的密度。

[0149] 例如，使用图6的装置进行上述高密度等离子处理。参考标号61是电介质波导，62是具有多个缝隙的缝隙天线，63是由石英或氧化铝制成的介电衬底，64是用于安装衬底的平台。平台64具有加热器。微波从60中发出，且激活在等离子体产生区66中从箭头65方向提供的气体。根据从60发出的微波的波长适当地选择缝隙天线62中缝隙的位置和长度。另外，在箭头方向排气。

[0150] 通过使用这一装置，可激发具有均匀性、高密度和低电子温度的等离子体，且可实现低温处理(400℃或更低的衬底温度)。注意，被认为是一般具有低耐热性的塑料可用作衬底。

[0151] 注意，作为要提供的气体，氧气(或含氧的气体)或氮气(或含氮的气体)中含有诸如氩、氪、氦或氙等惰性气体。因此，这些惰性气体被混合到通过高密度等离子氧化或氮化处理形成的栅绝缘膜中。

[0152] 此外，更均匀的激活气体可通过在器件内部67中设置淋雨盘(shower plate)来提供给处理对象。

[0153] 接着，通过溅射法形成厚度为100到600nm的钨(W)，作为在包括第一栅绝缘膜6的整个表面上形成浮动栅电极的导电膜46(图5C)。

[0154] 将光刻胶膜涂在导电膜46上，并对该光刻胶膜进行曝光和显影以形成抗蚀剂掩模。通过使用该抗蚀剂掩模蚀刻导电膜46，以在第一栅绝缘膜6上形成浮动栅电极7(图5D)。然后，去除抗蚀剂掩模。

[0155] 通过使用浮动栅电极7作为掩模，将n型或p型杂质47引入到半导体膜3中，以形成源极或漏极区5。

[0156] 此处，可进行热处理、用诸如激光或强光等光照射、RTA处理以激活源极或漏极区。

[0157] 通过使用氧化硅膜等形成厚度为10到250nm的第二栅绝缘膜8以覆盖浮动栅电极7。使用已知的CVD法等作为膜形成方法。

[0158] 在第二栅绝缘膜8上形成厚度为100到500nm的用于形成控制栅电极的导电膜49。此处，通过溅射法形成TaN膜和W膜以形成两层结构。

[0159] 通过使用氮氧化硅膜、氧化硅膜等在导电膜49上形成厚度为100到900nm的用于形成侧壁10的绝缘膜50(图5E)。

[0160] 然后，使绝缘膜50经受各向异性蚀刻。因此，在导电膜49中由于浮动栅电极7的存在而产生的阶梯部分23上以自对准的方式形成侧壁10(图7A)。形成于阶梯部分23上的侧壁10自然形成于主要对于浮动栅电极7的对称位置或几乎对称位置上。两个侧壁10形成于其中在栅极长度方向上从浮动栅电极7的边缘部分开始的各自的长度57相等或几乎相等的位置上。

[0161] 接着，在导电膜49上形成抗蚀剂掩模53(图7B)。由于浮动栅电极7，导电膜49包括上阶梯部分54和下阶梯部分55。此处，形成抗蚀剂掩模53以覆盖导电膜49的顶部，即上阶梯部分的整个表面，而不覆盖下阶梯部分。

[0162] 一般而言，在通过光刻技术形成抗蚀剂掩模的情况下，难以在期望的位置上适当地形成抗蚀剂掩模，因为发生了未对准。当同时还形成抗蚀剂掩模53时，可能产生光刻技术的未对准。因此，要求侧壁10的长度56(栅极长度方向的长度)为对其而言未对准和抗蚀剂尺寸变化都可接受的长度。因此，在某些情况下，抗蚀剂掩模53被设置在侧壁10上。因此，设置抗蚀剂掩模53以仅覆盖导电膜49的整个上阶梯部分和侧壁10。

[0163] 控制栅电极9可以通过使用抗蚀剂掩模53和侧壁10作为掩模蚀刻导电膜49来相对于浮动栅电极7以自对准的方式形成。接着，去除抗蚀剂掩模53(图7C)。如上所述，侧壁10形成于主要对于浮动栅电极7的对称位置或几乎对称的位置上。侧壁10形成于其中在栅极长度方向上从浮动栅电极7的边缘部分开始的各自的长度57相等或几乎相等的位置上。因此，其中控制栅电极9与源极和漏极区中的一个彼此重叠的区域的长度和面积可以等于或几乎等于其中控制栅电极9与源极和漏极区中的另一个彼此重叠的区域的长度和面积。通过使用如上所述的制造方法，可在不产生未对准的情况下在期望的位置上适当地形成控制栅电极9。

[0164] 另一方面，参考图9A和9B描述其中在导电膜49上形成抗蚀剂掩模而不形成侧壁10，并且蚀刻该抗蚀剂掩模以形成控制栅电极9的情况。

[0165] 如上所述，难以在期望的位置上适当地形成抗蚀剂掩模，因为在形成抗蚀剂掩模的过程中产生了未对准。因此，不将抗蚀剂掩模70形成为主要相对于浮动栅电极7对称或几乎对称，并且在栅极长度方向上从浮动栅电极7的边缘部分开始的具有不同长度的位置上形成抗蚀剂掩模70的端部(图9A)。

[0166] 当通过使用抗蚀剂掩模70来蚀刻导电膜49时，其中控制栅电极74与源极和漏极区中的一个彼此重叠的区域的长度72与其中控制栅电极74与源极和漏极区中的另一个彼此重叠的区域的长度73大不相同。另外，区域的面积自然也是不同的(图9B)。

[0167] 在下文中，描述图7C之后的制造过程。

[0168] 在包括第二栅绝缘膜8、控制栅电极9和侧壁10的整个表面上形成绝缘膜13，并进行氢化。可使用氮化硅膜、氮氧化硅膜或氧氮化硅膜作为绝缘膜13。在不进行早先描述的激活等的情况下，可进行热处理、用诸如激光或强光等光来照射、RTA处理，以在此阶段激活源极或漏极区。

[0169] 接着，在绝缘膜13上形成抗蚀剂掩模，并且通过使用该抗蚀剂掩模来蚀刻绝缘膜13。由此，形成位于源极和漏极区5和控制栅电极9上的接触孔。

[0170] 在去除抗蚀剂掩模并形成导电膜之后，通过使用另一抗蚀剂掩模进行蚀刻，由此形成源电极、漏电极、栅极引线或另一引线(源极引线等)(图7D)。尽管此处整体地形成电极和引线，但是电极和引线可单独形成并电连接。作为导电膜，可使用Ti、TiN、Al、Al合金膜或通过组合它们的层叠膜。

[0171] 此处，较佳地引出电极或引线以从垂直方向(即，顶面方向)看衬底1时具有圆角。通过使角变圆，可防止灰尘等残留在引线的拐角上；由此，可减少由于灰尘引起的缺陷并可提高成品率。

[0172] 当通过如上所述的制造方法形成源极或漏极区5时，添加n型或p型杂质一次；然而，可通过多次添加n型或p型杂质来形成LDD区。以下描述该制造方法。

[0173] 在图5D的状态添加n型或p型杂质，以形成低浓度杂质区。并且在形成第二栅绝缘膜8、侧壁10和控制栅极9之后，在图7C的状态添加n型或p型杂质59(图8A)。n型或p型杂质59提供了与n型或p型杂质47相同的导电性。因此，不将n型或p型杂质59添加到其上形成控制栅电极9的部分中，且该部分变为作为LDD区的第二杂质区34。另一方面，其上未形成控制栅电极9的部分变为高浓度杂质区，即源极和漏极区。因此，可形成图8B所示的结构。注意，该实施方式可与上述实施方式自由组合来实现。

[0174] (实施方式4)

[0175] 描述制造实施方式2中所述的半导体器件，即图2A到2D所示的半导体器件的方法。然而，此处所述的制造方法的一部分类似于实施方式3中所描述的方法。因此，此处描述与实施方式3不同的步骤、形成浮动栅电极7的步骤以及形成第一杂质区的步骤等。

[0176] 在半导体膜3上形成第一栅绝缘膜6之后(图10A)，形成第一导电层91，并在第一导电层91上形成第二导电层92。第一导电层91和第二导电层92较佳地由不同的导电材料形成。第一导电层91较佳地由其对第一栅绝缘膜6的粘附力高的导电材料形成，例如较佳地使用氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)、钨(W)、硅(Si)等。第一导电层较佳地被形成为具有25到35nm范围内的厚度。

[0177] 第二导电层92较佳地由其电阻率低的导电材料形成，例如较佳地使用钨(W)、钼(Mo)、铝(Al)或铜(Cu)、金属作为主要成分的合金、金属化合物等。作为合金，有铝和硅的合金、铝和钕的合金等。作为金属化合物，有氮化钨等。第二导电层较佳地被形成为具有100到600nm范围内的厚度。

[0178] 形成第一导电层91和第二导电层92的方法未具体限定，且可使用诸如溅射法或蒸镀法等任何方法。在本实施方式中，对第一导电层91使用氮化钛，而对第二导电层92使用钨(图10B)。

[0179] 接着，在第二导电层92上形成掩模93。然后，蚀刻第一导电层91和第二导电层92，并且将第一导电层91和第二导电层92a形成为使各导电层的侧壁具有相对于各导电层的水平面的倾角(图10C)。

[0180] 接着，在保留掩模93的情况下，选择性地蚀刻第二导电层92a以形成第二导电层94。此时，较佳的是在具有高各向异性特性的条件下进行蚀刻，以使第二导电层94的侧壁垂直于水平面。因此，去除第二导电层92a的侧壁的倾斜部分。以此方式，在第一导电层
91a上形成具有比第一导电层91a更短的宽度(即，栅极长度较短)的第二导电层94，以形成由第一导电层91a和第二导电层94构成的浮动栅电极7(图10D)。

[0181] 接着，通过使用浮动栅电极7作为掩模添加n型或p型杂质95，并设置第一杂质区15和第二杂质区14(图10E)。第二杂质区14是第一浮动栅电极7a的低浓度杂质区。

[0182] 在形成图10E的结构之后，通过实施方式3所述的方法形成第二栅绝缘膜，形成侧壁10，形成控制栅电极9，形成绝缘膜13，并形成源或漏电极11和栅极引线12，由此完成图2A所示的结构。

[0183] 在下文中，描述形成图2D所示的第三杂质区的方法。

[0184] 通过实施方式3所述的方法形成图10E的结构，形成第二栅绝缘膜，形成侧壁10，并形成控制栅电极9(图11A)。

[0185] 接着，添加n型或p型杂质。n型或p型杂质96提供了与n型或p型杂质95相同的导电性。在栅电极9的控制下不添加n型或p型杂质96，以形成第一杂质区32、第二杂质区30和第三杂质区31(图11B)。在这一情况下，第一杂质区32中所含的n型或p型杂质的浓度高于第三杂质区31中所含n型或p型杂质的浓度，且第三杂质区31中所含的n型或p型杂质的浓度高于第二杂质区30中所含的n型或p型杂质的浓度。

[0186] 形成绝缘膜13、源或漏电极11和栅极引线12，由此完成图2D所示的结构。注意，本实施方式可以与上述实施方式自由组合来实现。

[0187] (实施方式5)

[0188] 此处描述使用本发明的形成可通过例如IC标签或RFID等非接触来交换数据的半导体器件的方法。首先，在衬底100的一个表面上形成释放层101(图13A)。衬底100由玻璃衬底、石英衬底、金属衬底或在其一个表面上形成绝缘层不锈钢衬底、抵抗该步骤的处理温度的塑料衬底等形成。对这一衬底的大小或形状没有特别限制。因此，作为衬底100，例如当使用具有长度为1米或更长的矩形的衬底时，可显著提高生产率。这一优势对于从圆形硅衬底中取出无线芯片的情况是很大一个优点。

[0189] 注意，在该步骤中，尽管将释放层101设置在衬底100的整个表面上，但是释放层101可以在被设置在衬底100的整个表面上之后通过光刻法来选择性地设置。另外，尽管释放层101被形成为与衬底100接触，但是可形成将成为基底的绝缘膜以与衬底100接触，并且释放层101可被形成为与该绝缘膜适当地接触。

[0190] 释放层101使用选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)或硅(Si)的元素或含有这些元素作为主要成分的合金材料或化合物材料，通过已知的方法(例如溅射法或等离子CVD法)被形成为单层或多层。含硅的层可具有非晶结构、微晶结构和多晶结构中的任一种。

[0191] 如果释放层101具有单层结构，则它较佳地使用钨层、钼层或含有钨和钼的混合的层形成。或者，释放层101使用含有钨的氧化物的层、含有氮氧化钨的层、含有氧化铝的层、含有氮氧化钼的层、或含有钨和钼的混合的氧化物或氮氧化物的层来形成。注意，钨和钼的混合对应于例如钨和钼的合金。另外，钨的氧化物在某些情况下被称为氧化钨。

[0192] 如果释放层101具有层叠结构，则较佳的是其第一层由钨层、钼层或含有钨和钼的混合的层形成，而其第二层由钨、钼或钨和钼的混合的氧化物、氮化物、氮氧化物或氧氮化物形成。

[0193] 在释放层101由含有钨的层和其上的含有氧化物的层的叠层结构形成的情况下，可首先形成含有钨的层，并且可在其上形成氧化硅层，以在钨层和氧化硅层之间的界面上形成氧化钨层。这也适用于形成含有钨的氮化物、氮氧化物或氧氮化物的层的情况。例如，在形成钨层之后，在其上形成氮化硅层、氮氧化硅层或氧氮化硅层。注意，形成于钨层上的氧化硅层、氮氧化硅层、氧氮化硅层等稍后用作基绝缘层。

[0194] 氧化钨用WOx表示，其中x为2到3。存在x为2(氧化物为WO2)、x为2.5(氧化物为W2O5)，x为2.75(氧化物为W4O11)，x为3(氧化物为WO3)等的情况。在形成钨氧化物时，x值不特别限于某一值，而是可以基于蚀刻速率等来确定。注意，通过溅射法在氧气氛中形成的含有氧化钨的层具有最佳蚀刻速率(WOx，0＜x＜3)。由此，为减少制造时间，释放层较佳地使用含有氧化钨的层，通过溅射法在氧气氛中形成。

[0195] 然后，形成要成为基底的基绝缘膜102以覆盖释放层101。要成为基底的绝缘膜使用含有硅氧化物的层或含有硅氮化物的层，通过已知方法(例如，溅射法或等离子CVD法)被形成为单层或多层。氧化硅材料是含有硅(Si)和氧(O)的物质，这对应于氧化硅、氮氧化硅、氧氮化硅等。氮化硅材料是含有硅和氮(N)的物质，这对应于氮化硅、氮氧化硅、氧氮化硅等。

[0196] 接着，在绝缘膜102上，形成非晶半导体膜103(例如，非晶硅膜)。非晶半导体膜103通过溅射法、LPCVD法、等离子CVD法等被形成为具有25到200nm(较佳的是30到150nm)的厚度。随后，通过激光结晶法、使用RTA或退火炉的热结晶法、使用提升结晶度的金属元素的热结晶法、组合了激光结晶法和使用提升结晶度的金属元素的热结晶法的方法等使非晶半导体膜103结晶以形成结晶半导体膜。然后，将所获得的结晶半导体膜成形为期望的形状，以形成结晶半导体膜103a到103f(图13B)。结晶半导体膜103a形成逻辑电路部分的p沟道薄膜晶体管，而结晶半导体膜103b形成逻辑电路部分的n沟道薄膜晶体管。结晶半导体膜103c和103d各自形成半导体存储器件。结晶半导体膜103c形成具有高耐受电压的n沟道薄膜晶体管，它形成于由天线产生的电源部分中。n沟道薄膜晶体管或p沟道薄膜晶体管的任一个可用作设置在结晶半导体膜103e中的具有高耐受电压的薄膜晶体管。此处，描述了其中结晶半导体膜103e形成具有高耐受电压的n沟道薄膜晶体管的一个例子。

[0197] 接着，形成覆盖结晶半导体膜103a到103e的第一栅绝缘膜104a到104e。结晶半导体膜经受高密度等离子氧化处理以形成厚度为8到20nm的氧化膜，由此形成第一栅绝缘膜104a到104e(图13B)。然后，可使第一栅绝缘膜104a到104e经受高密度等离子氮化处理或等离子CVD以层叠氮化膜。

[0198] 接着，将第一导电膜和第二导电膜层叠在第一栅绝缘膜104a到104e上。第一导电膜通过等离子CVD法或溅射法被形成为具有25到35nm的厚度。第二导电膜被形成为具有100到600nm的厚度。第一导电膜和第二导电膜由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素或含有上述元素作为主要成分的合金材料或化合物材料形成。或者，它们可以由以添加了诸如磷等杂质元素的多晶硅为代表的半导体材料形成。作为第一导电膜和第二导电膜的组合的示例，有氮化钽(TaN)膜和钨(W)膜、氮化钨(WN)膜和钨膜、氮化钼(MoN)膜和钼(Mo)膜等。由于钨和氮化钽具有高耐热性，因此可在形成第一导电膜和第二导电膜之后进行用于热激活的热处理。

[0199] 接着，通过光刻法形成抗蚀剂掩模，并且对第一导电膜和第二导电膜进行蚀刻处理，以形成各自用于逻辑TFT的第一栅电极105a和105b以及浮动栅电极105c和105d(图13C)。

[0200] 接着，通过光刻法形成抗蚀剂掩模108，并通过离子掺杂法或离子注入法以低浓度将n型杂质添加到结晶半导体膜103b、103c和103d中，以形成n型杂质区107b、107c和107d以及沟道形成区201b、201c和201d(图14A)。然后，去除抗蚀剂掩模108。

[0201] 接着，形成第二栅绝缘膜109。可通过CVD法或溅射法形成氧化硅膜、氮氧化硅膜、氧氮化硅膜等。可使用叠层膜或单层。

[0202] 接着，形成用于形成控制栅电极的导电膜110。导电膜110可由所描述的用于形成浮动栅电极的导电膜的材料形成。

[0203] 在导电膜110上形成层111(图14B)。此处，层111可被形成为用于在稍后的步骤中形成侧壁的绝缘膜。作为绝缘膜，可使用氧化硅膜、氮氧化硅膜、氧氮化硅膜等。另外，层111可以是导电膜，并且此时可以用作控制栅电极的一部分。然后，进行各向异性蚀刻以在导电膜110的阶梯部分上形成侧壁113a到113d。注意，在未形成浮动栅电极的结晶半导体膜103e中，不产生阶梯部分，且不形成侧壁。

[0204] 接着，在导电膜110上形成抗蚀剂掩模112(图14C)。此处，形成抗蚀剂掩模112以覆盖导电膜110的顶部，即上阶梯部分的整个表面，而不覆盖下阶梯部分。抗蚀剂掩模112也可形成于侧壁113a到113d上。另外，在结晶半导体膜103e上形成用于形成栅电极的抗蚀剂掩模112。

[0205] 接着，通过使用抗蚀剂掩模112和侧壁113a到113d作为掩模，进行蚀刻以形成各自用于逻辑TFT的第二栅电极114a和114b、控制栅电极114c和114d、以及用于具有高耐受电压的TFT的栅电极114e(图14D)。然后，去除抗蚀剂掩模112。

[0206] 在形成引线的步骤中，用于逻辑TFT的第一栅电极105a和第二栅电极114a彼此电连接以形成TFT，而用于逻辑TFT的第一栅电极105b和第二栅电极114b彼此电连接以形成TFT。

[0207] 另外，用于具有高耐受电压的TFT的栅电极114e成为其中第一栅绝缘膜104e和第二栅绝缘膜109的叠层膜是栅绝缘膜的TFT的栅电极。通过使用第一栅绝缘膜104e和第二栅绝缘膜109的叠层膜作为栅绝缘膜，栅绝缘膜的耐受电压变高，因此可提高源极和漏极区之间的耐受电压。

[0208] 接着，通过光刻法形成抗蚀剂掩模116，并以高浓度将p型杂质115(例如，硼离子)添加到结晶半导体膜103中，以形成p型杂质区117和沟道形成区201a(图15A)。然后，去除抗蚀剂掩模116。

[0209] 接着，通过光刻法形成抗蚀剂掩模119，并以高浓度将n型杂质添加到结晶半导体膜103b、103c、103d、103e中，以形成n型杂质区和沟道形成区(图15B)。相应地，去除抗蚀剂掩模119。因此，在结晶半导体膜103a中形成p型杂质区132和沟道形成区131。在结晶半导体膜103b中形成n型低浓度杂质区121、n型高浓度杂质区120和沟道形成区122。在结晶半导体膜103c中形成n型低浓度杂质区124、n型高浓度杂质区123和沟道形成区
125。在结晶半导体膜103d中形成第一n型杂质区127、第二n型杂质区126和沟道形成区
128。在结晶半导体膜103e中形成n型杂质区129和沟道形成区130。

[0210] 接着，形成绝缘膜202以覆盖第二栅绝缘膜109、第二栅电极114a和114b、控制栅电极114c和114d、栅电极114e和侧壁113a到113d。绝缘膜202使用诸如硅氧化物或硅氮化物等无机材料、或诸如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸、环氧树脂或硅氧烷等有机材料，通过等离子CVD法、溅射法、SOG法、微滴排放法等或这些方法的组合被形成为单层或多层。另外，也可使用噁唑树脂，并且可使用例如光敏聚苯并噁唑。光敏聚苯并噁唑具有低介电常数(室温下1MHz时介电常数2.9)、高热阻(温度上升5℃/分钟时550℃的热分解温度，这是通过热重量分析仪(TGA)来测量的)、以及低吸水率(24小时室温下为0.3％)。与聚酰亚胺相比具有较低的介电常数的噁唑树脂适用作层间绝缘膜。

[0211] 注意，在形成绝缘膜202之前或形成用于形成绝缘膜202的一个或多个薄膜之后，较佳地进行用于恢复半导体膜的结晶度、用于激活添加到半导体膜中的杂质元素、或用于氢化半导体膜的热处理。对于热处理，较佳地适用热退火法、激光退火法、RTA法等。

[0212] 接着，通过光刻法蚀刻绝缘膜202、第一栅绝缘膜104a到104e以及第二栅绝缘膜109以形成露出n型高浓度杂质区120、123、126和129以及p型杂质区132的接触孔。此时，形成接触孔以使第一栅电极105a和第二栅电极114a可彼此连接，并且第一栅电极105b和第二栅电极114b可彼此连接。随后，在接触孔上形成导电膜，并对其形成图案以形成各自用作源极引线或漏极引线的导电膜140到144。此时，将用于逻辑电路部分的第一栅电极
105a和第二栅电极114a彼此电连接以形成其一个栅电极由第一栅电极和第二栅电极构成的TFT，并且用于逻辑电路部分的第一栅电极105b和第二栅电极114b彼此电连接以形成其一个栅电极由第一栅电极和第二栅电极构成的TFT。

[0213] 导电膜140到144适用选择钛(Ti)、铝(Al)和钕(Nd)的元素或含有上述元素作为主要成分的合金材料或化合物材料，通过等离子CVD法或溅射法被形成为单层或多层。含有铝作为主要成分的合金材料对应于例如其主要成分为铝的含镍材料或含有镍以及其主要成分为铝的碳和硅中的一个或两者的合金材料。导电膜140到144的每一个较佳地采用例如阻挡膜、铝-硅(Al-Si)膜以及阻挡膜的叠层结构，或者阻挡膜、铝-硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的叠层结构。

[0214] 注意，阻挡膜对应于由钛、钛氮化物、钼或钼氮化物形成的薄膜。具有低电阻且廉价的铝和铝-硅是用于形成导电膜140到144的最优材料。另外，当设置上阻挡膜和下阻挡膜时，可防止产生铝或铝-硅的小丘。此外，当阻挡膜由作为高度可还原的元素的钛形成时，即使在结晶半导体膜上形成自然氧化物薄膜，也可还原自然氧化物膜以获得与结晶半导体膜的较佳接触。

[0215] 通过上述步骤，完成了包括在逻辑电路部分中的p沟道TFT 210和n沟道TFT211、包括在半导体存储器件部分中的半导体存储器件212和213、以及具有高耐受电压的n沟道TFT 214。

[0216] 接着，形成绝缘层145以覆盖绝缘膜202和导电膜140到144。绝缘层145使用无机材料或有机材料通过已知的方法(例如，SOG法或微滴排放法)被形成为单层或多层。绝缘层145较佳地被形成为具有0.75到3μm的厚度。随后，通过光刻法蚀刻绝缘层145，以形成露出导电膜144的接触孔。随后，在接触孔上形成导电膜，并对其形成图案以形成连接到稍后的步骤中形成的导电膜的引线146。

[0217] 接着，形成与导电膜146接触的用作天线的导电膜147(图15C)。导电膜147是通过等离子CVD法、溅射法、印刷法或微滴排放法使用导电材料来形成的。较佳地，导电膜147使用选自铝(Al)、银(Ag)、铜(Cu)、钛(Ti)的元素或含有上述元素作为主要成分的合金材料或化合物材料被形成为单层或多层。特别地，导电膜147通过使用含银浆料的丝网印刷，然后在50℃到350℃进行热处理来形成。或者，铝膜通过溅射法来形成，并且被形成图案以形成导电膜147。铝膜较佳地通过湿法蚀刻来形成图案，并且200℃到300℃的热处理较佳地在湿法蚀刻之后进行。

[0218] 接着，通过SOG法、微滴排放法等形成用作保护膜的绝缘膜150，以覆盖逻辑电路部分、半导体存储器部分和用作天线的导电膜147(图16A)。绝缘膜150由含有诸如DLC(金刚石型碳)等碳的膜、含有氮化硅的膜、含有氧氮化硅的膜或有机材料形成，或较佳地由环氧树脂形成。

[0219] 接着，从衬底100剥离包括用作基膜的绝缘膜102、半导体存储器件、薄膜晶体管等的层(下文称为“层203”)。此处，通过用激光束(例如，UV光)照射形成开口151和152，然后可通过使用物理能量从衬底100剥离层203(图17A)。或者，在从衬底100剥离层203之前，可将蚀刻剂引入到开口151和152中以去除释放层101。作为蚀刻剂，使用含有卤化氢或卤间化合物的气体或液体；例如，使用三氟化氯(ClF3)作为含有卤化氢的气体。
因此，从衬底100剥离了层203。注意，可部分地留下释放层101而非完全去除。通过留下释放层101的一部分，可减少蚀刻剂的消耗，并可缩短用于去除释放层的时间。另外，即使在去除了释放层101之后，层202也可被留在衬底100上。此外，为降低成本，较佳的是在剥离了层203之后重复使用衬底101。

[0220] 接着，将层203的一个表面附着到第一基底204，然后从衬底100完全剥离层203。随后，将层203的另一表面附着到第二基底205，然后进行热处理和压力处理中的一个或两者以用第一基底204和第二基底205来密封层203(图17B)。作为第一基底204和第二基底205，可使用由聚丙烯、聚酯、乙烯基、聚氟乙烯、聚氯乙烯等形成的层；纤维材料纸；基膜(聚酯、聚酰胺、无机汽相沉积膜、纸等)的叠层以及粘性合成树脂膜(基于丙烯酸的合成树脂、基于环氧树脂的合成树脂等)等等。

[0221] 膜被附着到要通过进行热处理和压力处理来处理的对象，并且用以下方式来进行处理：通过热处理熔化设置在膜的最外表面上的粘性层或设置在其最外层上的层(不是粘性层)，然后施压，由此附着膜。粘性层可被设置在第一基底204和第二基底205的表面上，但不是必定要设置该层。粘性层对应于含有诸如热固树脂、紫外线可固化树脂、基于环氧树脂的粘合剂或树脂添加剂等粘合剂的层。

[0222] 通过上述步骤，可制造具有存储元件部分和天线的半导体器件。本实施方式的半导体器件能够在没有接触的情况下交换数据。此外通过上述步骤，可获得柔性半导体器件。注意，本实施方式可与上述实施方式自由组合来实现。

[0223] (实施方式6)

[0224] 以下参考附图描述可在没有接触的情况下交换数据的半导体器件的应用。取决于使用方式，能够在没有接触的情况下交换数据的半导体器件也称为RFID(射频识别)、ID标签、IC标签、IC芯片、RF(射频)标签、无线标签、电子标签或无线芯片。

[0225] RFID 80具有在没有接触的情况下交换数据的功能，并包括电源电路81、时钟生成电路82、数据解调电路83、数据调制电路84、用于控制其它电路的控制电路85、存储器电路86以及天线87(图18A)。注意，存储器电路的数量不限于一个，并且可设置多个存储器电路。作为存储器电路，可使用SRAM、闪存、EEPROM、ROM、FeRAM等，或者具有由有机化合物层形成的存储元件部分的存储器。

[0226] 作为电磁波从读/写器88发射的信号通过电磁感应转换成天线87中的AC电信号。在电源电路81中，使用AC电信号生成电源电压，并使用电源引线将电源电压提供给每一电路。在时钟生成电路82中，基于从天线87输入的AC信号生成各种时钟信号，并将这些信号提供给控制电路85。在数据解调电路83中，将AC电信号解调并提供给控制电路85。在控制电路85中，根据所输入的信号执行各种算术运算。存储器电路86储存控制电路85中使用的程序、数据等，并用作用于算术运算的工作区。然后，数据从控制电路85发送到数据解调电路84，并且可借助从数据调制电路84发送的数据实现天线87的负载调制。读/写器88接收作为电磁波的天线87的负载调制，由此读取数据。

[0227] 另外，RFID可以是在不安装电源(电池)的情况下通过电波将电源电压提供给每一电路的一种类型，或者可以是在安装了电源(电池)的情况下通过电波和电源(电池)将电源电压提供给每一电路的一种类型。

[0228] 采用上述实施方式中所述的结构，可制造柔性RFID。由此，可将这一RFID附着到具有弯曲表面的物体。

[0229] 接着，描述柔性RFID的使用方式的一个示例。读/写器320被设置在包括显示部分321的便携式终端的一侧，并且RFID 323被设置在物品322的一侧(图18B)。当将读/写器320靠近物品322中包括的RFID 323时，与产品有关的信息，诸如原材料和物品的发源地、每一生产过程中的测试结果、分销过程历史、或者还有对产品的描述被显示在显示部分321上。另外，产品326可在用传送带传送产品326期间通过使用读/写器324和为产品
326设置的RFID 325来检查(图18C)。以此方式，可容易地获得信息，并且通过对系统利用RFID实现了高功能和高增值。此外，如上述实施方式中所描述的，即使RFID被附着到具有弯曲表面的物体，也可防止RFID中包括的晶体管等受到损坏，以提供高度可靠的RFID。

[0230] 除上述之外，柔性RFID的应用范围如此之广，以使它可应用于在不接触的情况下弄清对象的历史并在生产、管理等过程中使用的任何产品。例如，RFID可被提供给票据、硬币、有价证券、证书、不记名债券、用于包装的容器、书、记录媒体、个人所属物、交通工具、食品、服装、保健物品、生活用品、医药、电子装置等。其示例参考图19A到19H来描述。

[0231] 票据和硬币包括市场上的货币并包括在特定区域流通的作为钱币(现金收据)、纪念币等的纸币。有价证券包括支票、证书、本票等(见图19A)。证书包括驾驶执照、居住卡等(见图19B)。不记名债券包括邮票、大米优惠券、各种礼物优惠券等(见图19C)。用于包装的容器包括用于将盒饭等打包的纸、塑料瓶等(见图19D)。书包括文档等(见图19E)。交通工具包括诸如自行车等有轮子的交通工具、船等(见图19G)。个人所属物品包括包、眼镜等(见图19H)。食品包括食物物品、饮料等。服装包括衣服、鞋袜等。保健物品包括医疗设备、健康设备等。生活用品包括家具、照明装置等。医药包括药品、农药等。电子装置包括液晶显示装置、EL显示装置、电视机(电视接收器或薄型电视接收器)、移动电话装置等。

[0232] 当为票据、硬币、有价证券、证书、不记名债券等设置RFID 2000时，可防止它们的伪造。当为用于包装的容器、书、记录媒体、个人所属物品、食品、生活用品、电子装置等设置RFID时，可更有效地执行检查系统、租借系统等。当为交通工具、保健物品、医药等设置RFID时，可防止它们的伪造和盗窃并可防止药品以不正当的方式消耗。RFID可被附着到产品的表面或结合在产品中。例如，RFID可被结合到书的纸中或包装的有机树脂中。通过使用柔性RFID，即使在为纸等设置其中使用了具有在上述实施方式中描述的这一结构的半导体期间的RFID时也能防止对RFID中包括的元件的损坏等。

[0233] 以此方式，当为用于包装的容器、记录媒体、个人所属物、食品、服装、生活用品、电子装置等设置RFID时，可更有效地执行检查系统、租借系统等。RFID还防止交通工具被伪造或盗窃。另外，当将RFID植入诸如动物等生物中时，可容易地标识每一生物。例如，当将设有传感器的RFID植入诸如家畜等生物中时，不仅可容易地控制出生年份、性别、品种等，而且还可容易地控制诸如当前体温等健康状况。

[0234] 注意，本实施方式可与上述实施方式自由组合来实现。即，本实施方式和自由组合的上述实施方式中所描述的所有结构都被包括在本发明中。

[0235] (实施方式7)

[0236] 本发明的半导体器件可用于已知的NOR(或非)型存储器件或NAND(与非)型存储器件。

[0237] 图20A示出了每一单元具有一个半导体存储器件的NOR型存储器件。参考标号W1、W2和W3表示字线，而B1、B2和B3表示位线。本发明的半导体器件300被设置在每一位线和每一地线之间。字线电连接到半导体器件300的控制栅电极。

[0238] 图20B示出了每一单元具有一选择薄膜晶体管和一半导体存储器件的NOR型存储器件。参考标号W1、W2和W3表示字线，B1、B2和B3表示位线，而S1、S2和S3表示选择线。本发明的半导体器件300和选择薄膜晶体管301被设置在每一位线和每一地线之间。

[0239] 选择薄膜晶体管301的栅电极电连接到选择线。选择薄膜晶体管301将位线电连接到本发明的半导体器件300。尽管选择薄膜晶体管301的结构并不特别限定，但是例如可使用上述实施方式中所描述的薄膜晶体管。

[0240] 图21和22各自示出了NAND型存储器件。图21示出了具有一个选择晶体管的NAND型存储器件。图22示出了具有两个选择晶体管的NAND型存储器件。

[0241] 在图21中，参考标号401是选择薄膜晶体管，且其栅电极电连接到选择线S1。选择薄膜晶体管401将由B1(或B2)表示的位线电连接到本发明的半导体器件402到404。尽管选择薄膜晶体管401的结构并不特别限定，但是例如可使用上述实施方式中所描述的薄膜晶体管。

[0242] 半导体器件402到404串联连接。半导体器件的数目并不特别限定。最后一级的半导体器件404的一个端子电连接到电源线等，或者当然也可连接接地。

[0243] 另外，选择薄膜晶体管405可连接到最后一级的半导体器件404(图22)。选择薄膜晶体管405的一个端子电连接到电源线等，或者当然可连接接地。选择薄膜晶体管405的栅电极电连接到选择线S2。类似于选择薄膜晶体管401，选择薄膜晶体管405的结构并不特别限定。

[0244] 无需多言，本发明的半导体器件适用于除此处所述的之外的存储器件的结构。

[0245] [实施例1]

[0246] 参考图23A和23B描述其中实际通过实施方式3所述的半导体器件的制造方法形成的控制栅电极的一个示例。

[0247] 图23A是通过扫描发射电子显微镜(STEM)观察到的横截面照片，而图23B是示出图23A的照片的示意图。注意，与在上述实施方式中描述的那些相同的部分用相同的参考标号来表示。

[0248] 此处，由厚度为50nm的氧氮化硅膜和厚度为100nm的氮氧化硅膜的叠层膜构成的基绝缘膜2形成于玻璃衬底1上。在基绝缘膜2上形成厚度为60nm的由硅形成的半导体膜3。在半导体膜3上形成厚度为10nm的氮氧化硅膜的第一栅绝缘膜6。在第一栅绝缘膜6上形成厚度为200nm的由钨形成的浮动栅电极7。在浮动栅电极7上形成厚度为60nm的氮氧化硅膜的第二栅绝缘膜8。在第二栅绝缘膜8上形成由厚度为30nm的氮化钨和厚度为
170nm的钨的叠层构成的控制栅电极9。在控制栅电极9的阶梯部分上形成氮氧化硅膜的侧壁10。抗蚀剂掩模53保留在控制栅电极9和侧壁10的上部而不被去除。注意，形成由导电材料形成的层500以制造通过STEM观察的样品。注意，使用Pt(铂)形成由导电材料形成的层500。

[0249] 通过使用这一结构，可形成具有极佳保持特性的半导体器件而不会在控制栅电极和浮动栅电极之间产生泄漏。此外，通过使用本发明，可在形成图案时不产生未对准的情况下以自对准的方式在期望的位置上形成控制栅电极。

[0250] 本申请基于2005年12月26日向日本专利局提交的日本专利申请号2005-373010，该专利的全部内容通过引用结合于此。