具备电极的半导体器件及该半导体器件的制造方法转让专利
申请号 : CN200710002160.X
文献号 : CN1996557B
文献日 : 2010-06-23
发明人 : 冈崎勉 , 芦田基 , 小崎浩司 , 古贺刚 , 冈田大介
申请人 : 株式会社瑞萨科技
摘要 :
半导体器件的制造方法包含：隔着控制栅绝缘膜(4)形成控制栅电极(5)的第1电极形成工序；以及在半导体衬底(1)的表面上形成存储节点绝缘膜(6)的工序。包含在存储节点绝缘膜(6)的表面上形成存储栅电极的第2电极形成工序。第2电极形成工序包含：在存储节点绝缘膜(6)的表面上形成存储栅电极层(7a)的工序；在存储栅电极层(7a)的表面上形成刻蚀速度比存储栅电极层(7a)慢的辅助膜(8)的工序；以及对存储栅电极层(7a)和辅助膜(8)进行各向异性刻蚀的工序。
权利要求 :
1.一种半导体器件的制造方法，其特征在于，包含：第1电极形成工序，在半导体衬底的表面上隔着第1绝缘膜形成第1电极；
电荷蓄积膜形成工序，至少在上述第1电极的侧方的上述半导体衬底的表面上，形成电荷蓄积膜；以及第2电极形成工序，在上述电荷蓄积膜的表面上形成第2电极，上述第2电极形成工序包含：
在上述电荷蓄积膜的表面上形成第2电极层的工序；
在上述第2电极层的表面上形成刻蚀速度比上述第2电极层慢的辅助膜的工序；以及对上述第2电极层和上述辅助膜进行各向异性刻蚀以形成上述第2电极的工序。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，上述电荷蓄积膜形成工序包含在上述半导体衬底的表面和上述第1电极的表面上形成电荷蓄积膜的工序，上述第2电极形成工序包含形成上述第2电极层使之覆盖上述电荷蓄积膜的工序。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，上述第1电极形成工序包含：
在上述半导体衬底的表面上层叠上述电荷蓄积膜和虚设膜的工序；
对上述电荷蓄积膜和上述虚设膜形成开口部使之到达上述半导体衬底的表面的工序；
在从上述开口部露出的上述半导体衬底的表面和上述虚设膜的表面上形成第1绝缘膜的工序；
在上述第1绝缘膜的表面上形成第1电极层的工序；
除去比上述开口部的高度高的部分的上述第1绝缘膜和上述第1电极层以形成上述第1电极的工序；以及除去上述虚设膜的工序。
4.一种半导体器件的制造方法，其特征在于，包含：在半导体衬底的表面上形成虚设膜使之具有侧面的工序；
在上述半导体衬底的表面上形成第1绝缘膜的工序；
在上述第1绝缘膜的表面和上述虚设膜的表面上形成栅电极层的工序；
在上述栅电极层的表面上形成刻蚀速度比上述栅电极层慢的辅助膜的工序；
对上述栅电极层和上述辅助膜进行各向异性刻蚀以形成栅电极的工序；
除去上述虚设膜的工序；以及
除去上述第1绝缘膜中的上述栅电极的外侧区域部分的工序。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，形成上述栅电极的工序包含进行上述各向异性刻蚀使得上述栅电极的上表面的宽度方向的中央部分凹陷的工序。
6.一种半导体器件，其特征在于，具备：在半导体衬底的表面上隔着第1绝缘膜而配置的第1电极；
在上述第1电极的侧方的上述半导体衬底的表面上形成的电荷蓄积膜；
在上述电荷蓄积膜的表面上配置的第2电极；以及在上述第2电极的侧方配置的侧壁绝缘膜，上述第2电极被形成为在剖面形状中与上述第1电极对置的表面和与上述侧壁绝缘膜对置的表面平行，上述第2电极被形成为在剖面形状中上表面凹陷。
7.如权利要求6所述的半导体器件，其特征在于，上述第2电极在制造工序中在将杂质注入到上述半导体衬底中以形成扩散层时，以使上述杂质不到达上述电荷蓄积膜的高度形成。
8.如权利要求6或7所述的半导体器件，其特征在于，上述电荷蓄积膜在上述半导体衬底与上述第2电极之间和上述第1电极与上述第2电极之间形成，上述第1绝缘膜在上述半导体衬底与上述第1电极之间形成。
9.如权利要求6或7所述的半导体器件，其特征在于，上述电荷蓄积膜在上述半导体衬底与上述第2电极之间形成，上述第1绝缘膜在上述半导体衬底与上述第1电极之间和上述第1电极与上述第2电极之间形成。
10.一种半导体器件，其特征在于，具备：在半导体衬底的表面上配置并隔着第1绝缘膜形成的栅电极；以及在上述栅电极的剖面形状中在左右两侧形成的侧壁绝缘膜，上述栅电极被形成为在剖面形状中与上述侧壁对置的左右两侧的表面相互平行，上述栅电极被形成为在剖面形状中上表面凹陷。
11.如权利要求10所述的半导体器件，其特征在于，上述栅电极被形成为在剖面形状中上述上表面的宽度方向的中央部分凹陷。
说明书 :
技术领域
本发明涉及半导体器件和半导体器件的制造方法。
背景技术
在非易失性存储器中包含可用电学方式改写内容的ROM即EPROM(Erasable and Programmable Read Only Memory：可擦除及可编程只读存储器)。EPROM大致分为将紫外线用于数据的擦除的UV-EPROM和用电学方式擦除数据的EEPROM(Electrical Erasableand Programmable Read Only Memory：可电擦除及可编程只读存储器)两种。EEPROM并不进行部分数据的擦除，而是在擦除全部数据后向各个存储单元进行写入。
EEPROM可装载在移动电话或数字家电设备等的微型计算机内。例如，可形成将EEPROM与CPU(Central Processing Unit：中央处理单元)一并形成在芯片表面上的半导体集成电路。
在EEPROM中具有ONO(Oxide Nitride Oxide：氧化物-氮化物-氧化物)膜，作为用于蓄积电荷的电荷蓄积膜。EEPROM例如具有拥有ONO膜的MONOS(Metal Oxide Nitride Oxide Semiconductor：金属-氧化物-氮化物-氧化物-半导体)结构或者SONOS(SiliconOxide Nitride Oxide Semiconductor：硅-氧化物-氮化物-氧化物-半导体)结构。在该非易失性存储器中，例如，通过向ONO膜注入电子来进行写入。另外，例如，通过向ONO膜注入空穴、使之与所蓄积的电子复合来进行数据的擦除。
在特开2003-309193号公报中，公开了如下的存储单元晶体管：在第1阱区，具有相互以其中一个为源电极、以另一个为漏电极的一对存储电极，以及被一对存储电极夹持的沟道区，在沟道区上，具有靠近存储电极、隔着绝缘膜配置的第1栅电极，以及隔着绝缘膜和电荷蓄积区配置的与第1栅电极电隔离的第2栅电极。
在特开2003-100916号公报中，公开了如下的MONOS型的非易失性存储器：具有在半导体衬底上隔着第1栅绝缘膜形成的字栅极、杂质层、以及侧壁状的第1、第2控制栅极。第1控制栅极和第2控制栅极的剖面形状被形成为矩形。
在Byung Yong Choi等人，“Highly Scalable and Reliable 2-bit/cellSONOS Memory Transistor beyong 50nm NVM Technology UsingOuter Sidewall Spacer Scheme with Damascene Gate Process”，IEEE2005Symposium on VLSI Technology Digest of Technical Papers，pp.118～119中，公开了用50nm以下的非易失性存储器工艺制作的2比特单元的SONOS存储晶体管。在该制造方法中，在半导体衬底的表面上形成ONO膜，通过除去沟道的大致中央处的ONO膜，形成2个隔离的存储节点。在该存储器中，即使进行微细化至80nm的栅极长度，也表现出具有高可靠性。
另外，在特开2004-111629号公报中，公开了MONOS存储器的制造方法。在该制造方法中，在半导体衬底的上方形成第1栅绝缘层，形成第1导电层字栅极和中止层，在存储区的整个面上形成第1绝缘层、第2绝缘层，通过对第2绝缘层进行各向异性刻蚀，形成第1侧壁导电层，在存储区的整个面上形成第3导电层，通过对第3导电层进行各向异性刻蚀，形成第2侧壁导电层，通过对第1和第2侧壁导电层进行各向同性刻蚀，形成控制栅极。
此外，在特开平11-145471号公报中，公开了如下的半导体器件：这是在形成了元件隔离区的衬底上，隔着栅绝缘膜形成了栅电极的半导体器件，栅电极在其上表面具有厚度为a的绝缘膜的同时，在其侧面具有电极最下部处的厚度为b的侧壁，从栅电极上表面起算为a的高度处的侧壁厚度为b以上，而且a≥b。
在具有分裂栅极型的MONOS结构的存储器中，包括控制晶体管的控制栅电极和MONOS晶体管的存储栅电极。存储栅电极隔着绝缘膜被配置在控制栅电极的侧方。在存储栅电极与半导体衬底之间形成作为电荷蓄积膜的ONO膜。
在具有分裂栅型的MONOS结构的存储器中，存储栅电极以控制栅电极的侧壁的形状形成。即，控制栅电极隔着掩模用光刻法形成，与此相比，存储栅电极以自对准方式进行刻蚀而形成。在这样的存储栅电极中，在剖面形状中具有上表面倾斜的形状。即，具有上表面向外侧降低的形状。存储栅电极的高度在接近于控制栅电极的一侧增高，随着朝向外侧而降低。
在半导体衬底上形成源区及漏区等的扩散层的工序中，以所形成的控制栅电极或存储栅电极为掩模，以自对准方式进行离子注入。由于存储栅电极之中靠外侧部分的高度低，所以在离子注入的工序中，注入的离子透过存储栅电极，到达电荷蓄积膜。其结果是，存在在作为电荷蓄积膜的ONO膜上发生膜劣化的问题。
作为表示微细加工的水平的参数具有设计基准(设计规则)。在将可制造的最小尺寸定为其设计规则的情况下，近年来一直按90nm以下的规则进行制造。在这样的微细半导体器件的制造工序的光刻工序中，作为用于进行曝光的光源，可用ArF光源来代替现有的KrF光源。在使用ArF光源作为光源的情况下，可形成微细的电路，但必须减薄抗蚀剂等被曝光物的厚度。一旦抗蚀剂减薄，则在抗蚀剂显影后的刻蚀工序中，可进行刻蚀的深度变浅。
例如，在半导体器件中，在存储单元的上表面形成层间绝缘膜。层间绝缘膜例如为使表面平坦化而形成，被配置在存储单元的上表面。在层间绝缘膜的表面上，例如配置布线。为了将该布线与存储单元电连接，要形成贯通层间绝缘膜的接触。在接触形成工序中，必须在层间绝缘膜上形成长度为存储单元的高度与从存储单元的顶部至层间绝缘膜的表面的高度之和的贯通孔。
然而，在按照90nm以下的设计规则的半导体器件中，由于使用ArF光源作为曝光的光源，所以存在抗蚀剂的厚度变薄，以致在形成接触孔的工序中，往往无法形成贯通层间绝缘膜的接触孔的问题。因此，在包含存储单元的半导体器件中，希望减薄层间绝缘膜的厚度。
为了防止将离子注入到电荷蓄积膜中，考虑要增高存储栅电极，但若增高存储栅电极，例如就有层间绝缘膜变厚的问题。或者，为了防止将离子注入到电荷蓄积膜中，考虑在离子注入工序中要减小待注入离子的能量。然而，待注入离子的能量却由对硅化时的扩散层与衬底之间的短路缺陷所采取措施的必要性来决定。因此，存在无法减小待注入离子的能量的问题。
另外，在半导体衬底的表面上，在隔着绝缘膜而形成的栅电极中，伴随半导体电路的微细化，必须减小栅电极的尺寸，一旦栅电极的尺寸减小，则存在尺寸精度变差的问题。
EEPROM可装载在移动电话或数字家电设备等的微型计算机内。例如，可形成将EEPROM与CPU(Central Processing Unit：中央处理单元)一并形成在芯片表面上的半导体集成电路。
在EEPROM中具有ONO(Oxide Nitride Oxide：氧化物-氮化物-氧化物)膜，作为用于蓄积电荷的电荷蓄积膜。EEPROM例如具有拥有ONO膜的MONOS(Metal Oxide Nitride Oxide Semiconductor：金属-氧化物-氮化物-氧化物-半导体)结构或者SONOS(SiliconOxide Nitride Oxide Semiconductor：硅-氧化物-氮化物-氧化物-半导体)结构。在该非易失性存储器中，例如，通过向ONO膜注入电子来进行写入。另外，例如，通过向ONO膜注入空穴、使之与所蓄积的电子复合来进行数据的擦除。
在特开2003-309193号公报中，公开了如下的存储单元晶体管：在第1阱区，具有相互以其中一个为源电极、以另一个为漏电极的一对存储电极，以及被一对存储电极夹持的沟道区，在沟道区上，具有靠近存储电极、隔着绝缘膜配置的第1栅电极，以及隔着绝缘膜和电荷蓄积区配置的与第1栅电极电隔离的第2栅电极。
在特开2003-100916号公报中，公开了如下的MONOS型的非易失性存储器：具有在半导体衬底上隔着第1栅绝缘膜形成的字栅极、杂质层、以及侧壁状的第1、第2控制栅极。第1控制栅极和第2控制栅极的剖面形状被形成为矩形。
在Byung Yong Choi等人，“Highly Scalable and Reliable 2-bit/cellSONOS Memory Transistor beyong 50nm NVM Technology UsingOuter Sidewall Spacer Scheme with Damascene Gate Process”，IEEE2005Symposium on VLSI Technology Digest of Technical Papers，pp.118～119中，公开了用50nm以下的非易失性存储器工艺制作的2比特单元的SONOS存储晶体管。在该制造方法中，在半导体衬底的表面上形成ONO膜，通过除去沟道的大致中央处的ONO膜，形成2个隔离的存储节点。在该存储器中，即使进行微细化至80nm的栅极长度，也表现出具有高可靠性。
另外，在特开2004-111629号公报中，公开了MONOS存储器的制造方法。在该制造方法中，在半导体衬底的上方形成第1栅绝缘层，形成第1导电层字栅极和中止层，在存储区的整个面上形成第1绝缘层、第2绝缘层，通过对第2绝缘层进行各向异性刻蚀，形成第1侧壁导电层，在存储区的整个面上形成第3导电层，通过对第3导电层进行各向异性刻蚀，形成第2侧壁导电层，通过对第1和第2侧壁导电层进行各向同性刻蚀，形成控制栅极。
此外，在特开平11-145471号公报中，公开了如下的半导体器件：这是在形成了元件隔离区的衬底上，隔着栅绝缘膜形成了栅电极的半导体器件，栅电极在其上表面具有厚度为a的绝缘膜的同时，在其侧面具有电极最下部处的厚度为b的侧壁，从栅电极上表面起算为a的高度处的侧壁厚度为b以上，而且a≥b。
在具有分裂栅极型的MONOS结构的存储器中，包括控制晶体管的控制栅电极和MONOS晶体管的存储栅电极。存储栅电极隔着绝缘膜被配置在控制栅电极的侧方。在存储栅电极与半导体衬底之间形成作为电荷蓄积膜的ONO膜。
在具有分裂栅型的MONOS结构的存储器中，存储栅电极以控制栅电极的侧壁的形状形成。即，控制栅电极隔着掩模用光刻法形成，与此相比，存储栅电极以自对准方式进行刻蚀而形成。在这样的存储栅电极中，在剖面形状中具有上表面倾斜的形状。即，具有上表面向外侧降低的形状。存储栅电极的高度在接近于控制栅电极的一侧增高，随着朝向外侧而降低。
在半导体衬底上形成源区及漏区等的扩散层的工序中，以所形成的控制栅电极或存储栅电极为掩模，以自对准方式进行离子注入。由于存储栅电极之中靠外侧部分的高度低，所以在离子注入的工序中，注入的离子透过存储栅电极，到达电荷蓄积膜。其结果是，存在在作为电荷蓄积膜的ONO膜上发生膜劣化的问题。
作为表示微细加工的水平的参数具有设计基准(设计规则)。在将可制造的最小尺寸定为其设计规则的情况下，近年来一直按90nm以下的规则进行制造。在这样的微细半导体器件的制造工序的光刻工序中，作为用于进行曝光的光源，可用ArF光源来代替现有的KrF光源。在使用ArF光源作为光源的情况下，可形成微细的电路，但必须减薄抗蚀剂等被曝光物的厚度。一旦抗蚀剂减薄，则在抗蚀剂显影后的刻蚀工序中，可进行刻蚀的深度变浅。
例如，在半导体器件中，在存储单元的上表面形成层间绝缘膜。层间绝缘膜例如为使表面平坦化而形成，被配置在存储单元的上表面。在层间绝缘膜的表面上，例如配置布线。为了将该布线与存储单元电连接，要形成贯通层间绝缘膜的接触。在接触形成工序中，必须在层间绝缘膜上形成长度为存储单元的高度与从存储单元的顶部至层间绝缘膜的表面的高度之和的贯通孔。
然而，在按照90nm以下的设计规则的半导体器件中，由于使用ArF光源作为曝光的光源，所以存在抗蚀剂的厚度变薄，以致在形成接触孔的工序中，往往无法形成贯通层间绝缘膜的接触孔的问题。因此，在包含存储单元的半导体器件中，希望减薄层间绝缘膜的厚度。
为了防止将离子注入到电荷蓄积膜中，考虑要增高存储栅电极，但若增高存储栅电极，例如就有层间绝缘膜变厚的问题。或者，为了防止将离子注入到电荷蓄积膜中，考虑在离子注入工序中要减小待注入离子的能量。然而，待注入离子的能量却由对硅化时的扩散层与衬底之间的短路缺陷所采取措施的必要性来决定。因此，存在无法减小待注入离子的能量的问题。
另外，在半导体衬底的表面上，在隔着绝缘膜而形成的栅电极中，伴随半导体电路的微细化，必须减小栅电极的尺寸，一旦栅电极的尺寸减小，则存在尺寸精度变差的问题。
发明内容
本发明的目的在于提供一种微细的半导体器件和微细的半导体器件的制造方法。
基于本发明的一个方面的半导体器件的制造方法包含在半导体衬底的表面上隔着第1绝缘膜形成第1电极的第1电极形成工序。包含至少在上述第1电极的侧方的上述半导体衬底的表面上形成电荷蓄积膜的电荷蓄积膜形成工序。包含在上述电荷蓄积膜的表面上形成第2电极的第2电极形成工序。上述第2电极形成工序包含在上述电荷蓄积膜的表面上形成第2电极层的工序。包含在上述第2电极层的表面上形成刻蚀速度比上述第2电极层慢的辅助膜的工序。包含对上述第2电极层和上述辅助膜进行各向异性刻蚀以形成上述第2电极的工序。
基于本发明的另一方面的半导体器件的制造方法包含在半导体衬底的表面上形成虚设膜(dummy film)使之具有侧面的工序。包含在上述半导体衬底的表面上形成第1绝缘膜的工序。包含在上述第1绝缘膜的表面和上述虚设膜的表面上形成栅电极层的工序。包含在上述栅电极层的表面上形成刻蚀速度比上述栅电极层慢的辅助膜的工序。包含对上述栅电极层和上述辅助膜进行各向异性刻蚀以形成栅电极的工序。包含除去上述虚设膜的工序。包含除去上述第1绝缘膜中的上述栅电极的外侧区域部分的工序。
基于本发明的一个方面的半导体器件具备在半导体衬底的表面上隔着第1绝缘膜配置的第1电极、在上述第1电极的侧方的上述半导体衬底的表面上形成的电荷蓄积膜、以及在上述电荷蓄积膜的表面上配置的第2电极。具备在上述第2电极的侧方配置的侧壁绝缘膜。上述第2电极被形成为在剖面形状中与上述第1电极对置的表面和与上述侧壁绝缘膜对置的表面大致平行。上述第2电极被形成为在剖面形状中上表面凹陷。
基于本发明的另一方面的半导体器件具备在半导体衬底的表面上配置并隔着第1绝缘膜形成的栅电极、以及在上述栅电极的剖面形状中在左右两侧形成的侧壁绝缘膜。上述栅电极被形成为在剖面形状中与上述侧壁对置的左右两侧的表面相互大致平行。上述栅电极被形成为在剖面形状中上表面凹陷。
本发明的上述和其它的目的、特征、方面和优点在与附图相关联地理解时可从涉及本发明的下面的详细说明中变得明白。
基于本发明的一个方面的半导体器件的制造方法包含在半导体衬底的表面上隔着第1绝缘膜形成第1电极的第1电极形成工序。包含至少在上述第1电极的侧方的上述半导体衬底的表面上形成电荷蓄积膜的电荷蓄积膜形成工序。包含在上述电荷蓄积膜的表面上形成第2电极的第2电极形成工序。上述第2电极形成工序包含在上述电荷蓄积膜的表面上形成第2电极层的工序。包含在上述第2电极层的表面上形成刻蚀速度比上述第2电极层慢的辅助膜的工序。包含对上述第2电极层和上述辅助膜进行各向异性刻蚀以形成上述第2电极的工序。
基于本发明的另一方面的半导体器件的制造方法包含在半导体衬底的表面上形成虚设膜(dummy film)使之具有侧面的工序。包含在上述半导体衬底的表面上形成第1绝缘膜的工序。包含在上述第1绝缘膜的表面和上述虚设膜的表面上形成栅电极层的工序。包含在上述栅电极层的表面上形成刻蚀速度比上述栅电极层慢的辅助膜的工序。包含对上述栅电极层和上述辅助膜进行各向异性刻蚀以形成栅电极的工序。包含除去上述虚设膜的工序。包含除去上述第1绝缘膜中的上述栅电极的外侧区域部分的工序。
基于本发明的一个方面的半导体器件具备在半导体衬底的表面上隔着第1绝缘膜配置的第1电极、在上述第1电极的侧方的上述半导体衬底的表面上形成的电荷蓄积膜、以及在上述电荷蓄积膜的表面上配置的第2电极。具备在上述第2电极的侧方配置的侧壁绝缘膜。上述第2电极被形成为在剖面形状中与上述第1电极对置的表面和与上述侧壁绝缘膜对置的表面大致平行。上述第2电极被形成为在剖面形状中上表面凹陷。
基于本发明的另一方面的半导体器件具备在半导体衬底的表面上配置并隔着第1绝缘膜形成的栅电极、以及在上述栅电极的剖面形状中在左右两侧形成的侧壁绝缘膜。上述栅电极被形成为在剖面形状中与上述侧壁对置的左右两侧的表面相互大致平行。上述栅电极被形成为在剖面形状中上表面凹陷。
本发明的上述和其它的目的、特征、方面和优点在与附图相关联地理解时可从涉及本发明的下面的详细说明中变得明白。
附图说明
图1是实施方式1中的半导体器件的第1概略剖面图。
图2是实施方式1中的半导体器件的第2概略剖面图。
图3是实施方式1中的半导体器件的第3概略剖面图。
图4是实施方式1中的存储单元的放大概略剖面图。
图5是实施方式1中的半导体器件的电路图。
图6是说明在驱动实施方式1中的半导体器件时所施加的电压的表。
图7是实施方式1中的半导体器件的制造方法的第1工序说明图。
图8是实施方式1中的半导体器件的制造方法的第2工序说明图。
图9是在实施方式1的半导体器件的制造方法中进行各向异性刻蚀时的第1放大概略剖面图。
图10是在实施方式1的半导体器件的制造方法中进行各向异性刻蚀时的第2放大概略剖面图。
图11是实施方式1中的半导体器件的制造方法的第3工序说明图。
图12是实施方式1中的半导体器件的制造方法的第4工序说明图。
图13是实施方式1中的半导体器件的制造方法的第5工序说明图。
图14是实施方式1中的半导体器件的制造方法的第6工序说明图。
图15是实施方式1中的半导体器件的制造方法的第7工序说明图。
图16是实施方式1中的半导体器件的制造方法的第8工序说明图。
图17是实施方式1中的比较例的半导体器件的存储单元的放大概略剖面图。
图18是实施方式2中的半导体器件的存储单元的放大概略剖面图。
图19是实施方式2中的半导体器件的制造方法的第1工序说明图。
图20是实施方式2中的半导体器件的制造方法的第2工序说明图。
图21是实施方式2中的半导体器件的制造方法的第3工序说明图。
图22是实施方式2中的半导体器件的制造方法的第4工序说明图。
图23是实施方式2中的半导体器件的制造方法的第5工序说明图。
图24是实施方式2中的半导体器件的制造方法的第6工序说明图。
图25是实施方式2中的半导体器件的制造方法的第7工序说明图。
图26是实施方式3中的半导体器件的存储单元的放大概略剖面图。
图27是实施方式3中的半导体器件的制造方法的第1工序说明图。
图28是实施方式3中的半导体器件的制造方法的第2工序说明图。
图29是实施方式3中的半导体器件的制造方法的第3工序说明图。
图30是实施方式3中的半导体器件的制造方法的第4工序说明图。
图31是实施方式3中的半导体器件的制造方法的第5工序说明图。
图32是实施方式3中的半导体器件的制造方法的第6工序说明图。
图33是实施方式3中的半导体器件的制造方法的第7工序说明图。
图34是实施方式3中的半导体器件的制造方法的第8工序说明图。
图35是实施方式3中的半导体器件的制造方法的第9工序说明图。
图36是实施方式4中的半导体器件的放大概略剖面图。
图37是实施方式4中的半导体器件的制造方法的第1工序说明图。
图38是实施方式4中的半导体器件的制造方法的第2工序说明图。
图39是实施方式4中的半导体器件的制造方法的第3工序说明图。
图40是实施方式4中的半导体器件的制造方法的第4工序说明图。
图41是实施方式4中的半导体器件的制造方法的第5工序说明图。
图42是实施方式4中的半导体器件的制造方法的第6工序说明图。
图43是实施方式4中的半导体器件的制造方法的第7工序说明图。
图2是实施方式1中的半导体器件的第2概略剖面图。
图3是实施方式1中的半导体器件的第3概略剖面图。
图4是实施方式1中的存储单元的放大概略剖面图。
图5是实施方式1中的半导体器件的电路图。
图6是说明在驱动实施方式1中的半导体器件时所施加的电压的表。
图7是实施方式1中的半导体器件的制造方法的第1工序说明图。
图8是实施方式1中的半导体器件的制造方法的第2工序说明图。
图9是在实施方式1的半导体器件的制造方法中进行各向异性刻蚀时的第1放大概略剖面图。
图10是在实施方式1的半导体器件的制造方法中进行各向异性刻蚀时的第2放大概略剖面图。
图11是实施方式1中的半导体器件的制造方法的第3工序说明图。
图12是实施方式1中的半导体器件的制造方法的第4工序说明图。
图13是实施方式1中的半导体器件的制造方法的第5工序说明图。
图14是实施方式1中的半导体器件的制造方法的第6工序说明图。
图15是实施方式1中的半导体器件的制造方法的第7工序说明图。
图16是实施方式1中的半导体器件的制造方法的第8工序说明图。
图17是实施方式1中的比较例的半导体器件的存储单元的放大概略剖面图。
图18是实施方式2中的半导体器件的存储单元的放大概略剖面图。
图19是实施方式2中的半导体器件的制造方法的第1工序说明图。
图20是实施方式2中的半导体器件的制造方法的第2工序说明图。
图21是实施方式2中的半导体器件的制造方法的第3工序说明图。
图22是实施方式2中的半导体器件的制造方法的第4工序说明图。
图23是实施方式2中的半导体器件的制造方法的第5工序说明图。
图24是实施方式2中的半导体器件的制造方法的第6工序说明图。
图25是实施方式2中的半导体器件的制造方法的第7工序说明图。
图26是实施方式3中的半导体器件的存储单元的放大概略剖面图。
图27是实施方式3中的半导体器件的制造方法的第1工序说明图。
图28是实施方式3中的半导体器件的制造方法的第2工序说明图。
图29是实施方式3中的半导体器件的制造方法的第3工序说明图。
图30是实施方式3中的半导体器件的制造方法的第4工序说明图。
图31是实施方式3中的半导体器件的制造方法的第5工序说明图。
图32是实施方式3中的半导体器件的制造方法的第6工序说明图。
图33是实施方式3中的半导体器件的制造方法的第7工序说明图。
图34是实施方式3中的半导体器件的制造方法的第8工序说明图。
图35是实施方式3中的半导体器件的制造方法的第9工序说明图。
图36是实施方式4中的半导体器件的放大概略剖面图。
图37是实施方式4中的半导体器件的制造方法的第1工序说明图。
图38是实施方式4中的半导体器件的制造方法的第2工序说明图。
图39是实施方式4中的半导体器件的制造方法的第3工序说明图。
图40是实施方式4中的半导体器件的制造方法的第4工序说明图。
图41是实施方式4中的半导体器件的制造方法的第5工序说明图。
图42是实施方式4中的半导体器件的制造方法的第6工序说明图。
图43是实施方式4中的半导体器件的制造方法的第7工序说明图。
具体实施方式
(实施方式1)
参照图1至图17，说明基于本发明的实施方式1中的半导体器件。本实施方式中的半导体器件是EEPROM之中配备了ONO膜作为电荷蓄积膜的非易失性存储器。
在图1中示出了本实施方式中的半导体器件的概略剖面图。在图2中示出了本实施方式中的半导体器件的与II-II线相关的向视剖面图。在图3中示出了图1中的与III-III线相关的向视剖面图。
参照图1，本实施方式中的半导体器件具备控制栅电极5和存储栅电极7。控制栅电极5和存储栅电极7形成为在平面视图时相互大致平行延伸。控制栅电极5和存储栅电极7成对形成。在半导体衬底的表面上，在被控制栅电极5和存储栅电极7的对相互夹持的区域，形成扩散层12a。另外，在控制栅电极5和存储栅电极7的表面上，形成层间绝缘膜，在该层间绝缘膜的表面上形成布线16。本实施方式中的布线16以沿着与控制栅电极5和存储栅电极7延伸的方向垂直的方向延伸的方式形成。在层间绝缘膜上，形成接触15，用于形成与布线16的导通。接触15被配置在控制栅电极5和存储栅电极7的对的侧方。
参照图2，在半导体衬底1的上部，形成存储器阱部3。在本实施方式中，用硅衬底作为半导体衬底1。在图2中，示出了2个存储单元(元件)。
在半导体衬底1的表面上，隔着作为第1绝缘膜的控制栅绝缘膜4，形成作为第1电极的控制栅电极5。在半导体衬底1的表面、控制栅电极5的侧面和控制栅绝缘膜4的侧面上，形成作为电荷蓄积膜的存储节点绝缘膜6。在存储节点绝缘膜6的表面上，形成作为第2电极的存储栅电极7。这样，隔着绝缘膜，控制栅电极和存储栅电极形成对，被配置在接触15的两侧。
在控制栅电极5的侧面和存储栅电极7的侧面，形成侧壁绝缘膜11。在控制栅电极5的上表面和存储栅电极7的各自的上表面，形成硅化物膜13a、13b。在本实施方式中，形成CoSi膜，作为硅化物膜13a、13b。
形成保护绝缘膜14a，使之包围控制栅电极5、存储栅电极7和侧壁绝缘膜11。对于本实施方式的保护绝缘膜，形成氮化膜即Si3N4膜，作为自对准膜。
在保护绝缘膜14a的表面上，配置层间绝缘膜14b。层间绝缘膜14b以覆盖住全部2个存储单元的方式形成。层间绝缘膜14b的表面被平坦地形成。
接触15以贯通保护绝缘膜14a和层间绝缘膜14b的方式形成。接触15包含导电层15a、15b。导电层15a被配置在层间绝缘膜14b内所形成的接触孔的表面上。导电层15b被配置在导电层15a的内部。在层间绝缘膜14b的表面上，形成布线16。布线16包含金属层16a～16c。金属层16a与接触15进行电连接。
在半导体衬底1的表面上，形成源极侧的扩展扩散层9和漏极侧的扩展扩散层10。各个扩展扩散层9和扩展扩散层10被注入杂质。扩展扩散层9从存储栅电极7的下侧朝向存储单元的外侧形成。扩展扩散层10从控制栅电极5的下侧朝向元件的外侧形成。
在半导体衬底1的表面上，形成注入了浓度比扩展扩散层9、10高的杂质的扩散层12a、12b。扩散层12a从存储栅电极7的侧面所配置的侧壁绝缘膜11的正下方朝向存储单元的外侧形成。扩散层12b在接触15的正下方形成。扩散层12b从控制栅电极5的侧面所配置的侧壁绝缘膜11的下侧朝向存储单元的外侧形成。扩散层12b以交联2个存储单元的方式形成。在扩散层12a、12b的延伸方向的大致中央部分，形成用于降低电阻的硅化物膜13c。在本实施方式中，形成CoSi，作为硅化物膜13c。接触15与硅化物膜13c进行电连接。
参照图3，在存储器阱部3，形成元件隔离部2。另外，层间绝缘膜14b的表面被形成为平面状。本实施方式中的布线16以相互平行延伸的方式形成。形成布线16，使得在与延伸方向垂直的面上切断时的剖面形状为长方形。
在图4中示出了作为本实施方式中的元件的存储单元的放大概略剖面图。在本实施方式中，在半导体衬底1的表面上，形成控制栅绝缘膜4。在控制栅绝缘膜4的表面上，形成控制栅电极5。形成本实施方式中的控制栅电极5，使得其剖面形状为长方形。控制栅电极5在半导体衬底1的表面上隔着控制栅绝缘膜4而被配置。
作为本实施方式中的电荷蓄积膜的存储节点绝缘膜6为ONO膜。存储节点绝缘膜6包含氧化硅膜6a、6c和氮化硅膜6b。存储节点绝缘膜6被配置在半导体衬底1的表面、控制栅电极5的一个侧面和控制栅绝缘膜4的一个侧面上。形成存储节点绝缘膜6，使得其剖面形状为L字形。存储节点绝缘膜6具有被半导体衬底1与存储栅电极7夹持的部分。
在控制栅电极5的另一侧面和控制栅绝缘膜4的另一侧面上，形成侧壁绝缘膜11。在存储栅电极7的侧面和存储节点绝缘膜6的侧面上，形成侧壁绝缘膜11。
存储栅电极7被形成为在剖面形状中与控制栅电极5对置的表面和与侧壁绝缘膜11对置的表面大致平行。即，本实施方式中的存储栅电极7被形成为在剖面形状中宽度在高度方向上大致恒定。
存储栅电极7被形成为在剖面形状中上表面的宽度方向的大致中央部分凹陷。存储栅电极7被形成为在与延伸方向垂直的方向的剖面中上表面的中央部分凹陷。存储栅电极7被形成为在剖面形状中上表面呈大致V字形。
当假定存储栅电极7的高度之中的最大高度为Hmg_H、最小高度为Hmg_L时，在制造工序之中形成扩散层12a的离子注入工序中，在将杂质注入到半导体衬底1中时，最小高度Hmg_L为杂质达不到存储节点绝缘膜6的高度。即，在形成扩散层12a的离子注入工序中，存储栅电极7具有足够的高度，使得杂质达不到存储节点绝缘膜6。
在本实施方式的半导体器件中，为使最大高度Hmg_H与最小高度Hmg_L之差较小，可降低最大高度Hmg_H。即，可降低存储栅电极7的高度，可降低配置在存储单元的上部的层间绝缘膜整体的高度。在图2中，可降低层间绝缘膜14b的高度Hi。其结果是，也可使形成接触15用的接触孔的深度做得较浅，例如，即使在90nm以下规则的微细半导体器件中，也能够以高可靠性形成接触孔。
在图5中示出了本实施方式中的半导体器件的电路图。在图6中示出了在驱动本实施方式中的半导体器件时所施加的电压的表。
在图5中，MG1～MG4表示存储栅电极7的线。CG1～CG4表示控制栅电极5的线。BL1、BL2表示在层间绝缘膜的表面上所形成的布线16(参照图1～图3)。SL1、SL2表示扩散层12a。区域61表示存储栅电极7和存储节点绝缘膜的部分，区域62表示控制栅电极5和控制栅绝缘膜的部分。
参照图6，在本实施方式中的半导体器件工作时，包含读入工作、写入工作和擦除工作。Vmg表示存储栅电极的电压，Vs表示源极侧的扩散层的电压，Vcg表示控制栅电极的电压，Vd表示漏极侧的扩散层的电压。另外，Vsub表示半导体衬底的电压。
在本实施方式的半导体器件的写入工作中，以源极侧注入方式向存储栅电极和源极侧的扩散层分别施加正的电压。向控制栅电极施加小的正电压。电子沿着半导体衬底1的主表面，向源极侧行进。电子与源极侧的扩展扩散层碰撞，产生热电子。所产生的热电子被控制栅电极的电压吸引，蓄积到存储节点绝缘膜之中的氮化硅膜中。
在本实施方式的半导体器件的擦除工作中，采用由带间隧道引起的热空穴注入方式。向存储栅电极施加负的电压。向源极侧的扩散层施加形成反向偏置的正的电压。通过在源极侧的扩展扩散层的端部发生的强电解，产生由带间隧道引起的热空穴。该热空穴被注入到存储节点绝缘膜的氮化硅膜中，电子与空穴结合，从而电子被擦除。
在本实施方式的读出工作中，分别向存储栅电极和控制栅电极施加正的电压。进而，向漏极侧的扩散层施加正的电压。此时，利用流过漏极侧的扩散层的电流的大小，进行信息是否被记录的判别。
接着，参照图7至图16，说明本实施方式中的半导体器件的制造方法。
在图7中示出了说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，通过向半导体衬底1的表面注入电子，形成存储器阱部3。
接着，进行隔着第1绝缘膜形成第1电极的第1电极形成工序。在半导体衬底1的表面上，例如形成热氧化层，作为与控制栅绝缘膜4对应的层。进而，在与控制栅绝缘膜4对应的层的表面上，形成多晶硅层，作为与控制栅电极5对应的层。其后，用光刻法进行构图，形成作为第1绝缘膜的控制栅绝缘膜4。另外，形成作为剖面形状被形成为大致方形的第1电极的控制栅电极5。
在图8中示出了说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，进行形成电荷蓄积膜的电荷蓄积膜形成工序。在半导体衬底1的表面、控制栅绝缘膜4的侧面和控制栅电极5的表面上，形成作为电荷蓄积膜的存储节点绝缘膜6。在存储节点绝缘膜6的形成中，至少在半导体衬底1的表面上，在控制栅电极5的侧方的部分形成。在本实施方式中，形成由SiO2膜、Si3N4膜和SiO2膜这3层构成的ONO膜，作为存储节点绝缘膜(参照图4)。
接着，进行在电荷蓄积膜的表面上形成作为第2电极的存储栅电极的第2电极形成工序。将作为第2电极层的存储栅电极层7a配置在存储节点绝缘膜6的表面上。形成第2电极层，使之覆盖存储节点绝缘膜6。在本实施方式中，层叠掺以杂质的无定形硅膜，作为存储栅电极层7a。
接着，在存储栅电极层7a的表面上，形成辅助膜8。辅助膜8其后进行的刻蚀速度比存储栅电极层7a慢。在本实施方式中，形成氧化硅膜，作为辅助膜8。氧化硅膜可通过对存储栅电极层7a的表面进行热氧化来形成。利用对存储栅电极层7a的表面进行热氧化的方法，辅助膜8的膜厚控制变得容易。作为氧化硅膜的形成方法，不限于本方式，也可通过在存储栅电极层7a的表面上层叠氧化硅膜来形成。
作为辅助膜，不限于本方式，只要是在以后进行的各向异性刻蚀中其刻蚀速度比存储栅电极层慢的膜即可。例如，在本实施方式中，也可形成氮化物膜(氮化膜)作为辅助膜。
理想情况是，辅助膜是考虑了在进行其后的备向异性刻蚀的工序中进行最佳的刻蚀的情况下，存储栅电极层7a与辅助膜8的选择比大致为10∶1的膜。
接着，如箭头51所示，进行各向异性刻蚀。优先刻蚀辅助膜8之中的大体在水平方向配置的部分。
在图9中示出了在进行各向异性刻蚀时的控制栅电极的上部的放大概略剖面图。通过进行各向异性刻蚀，首先除去沿辅助膜8的水平方向延伸的部分，刻蚀存储栅电极层7a。在控制栅电极5的上侧，刻蚀存储栅电极层7a的上部。
在图10中示出了在进而继续进行各向异性刻蚀时的控制栅电极的上部的放大概略剖面图。由于辅助膜8的刻蚀速度比存储栅电极层7a慢，从而可优先除去存储栅电极层7a。即，由于辅助膜8的刻蚀速度慢，所以在辅助膜8大部分保留的状态下，大部分存储栅电极层7a被刻蚀掉。存储栅电极层7a的与辅助膜8的附近相比其离辅助膜8更远的部分被刻蚀掉较多。在各向异性刻蚀中，继续进行刻蚀，直至除去配置在控制栅电极5的上部的存储栅电极层7a为止。
在图11中示出了说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图11是各向异性刻蚀结束时的概略剖面图。除去存储栅电极层7a的一部分，形成存储栅电极7。存储栅电极7以宽度方向的厚度在高度方向上大致恒定的方式形成。存储栅电极7的上表面以存储栅电极7的宽度方向的大致中央部分凹陷的方式形成。在本实施方式中，存储栅电极7的上表面被形成为大致V字形。在存储栅电极7的侧面保留辅助膜8的一部分。
在图12中示出了说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。利用湿法刻蚀等各向同性刻蚀，除去保留于存储栅电极7的侧面的辅助膜8。
在图13中示出了说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。除去配置于控制栅电极5两侧的存储栅电极7之中的一个存储栅电极7的部分。在本实施方式中，用光刻法将掩模配置在控制栅电极5的表面，除去一个存储栅电极7。进而，通过进行湿法刻蚀等各向同性刻蚀，除去在存储节点绝缘膜6之中被存储栅电极7与控制栅电极5夹持的部分和被半导体衬底1与存储栅电极7夹持的部分之外的部分。存储节点绝缘膜6的剖面形状被形成为L字形。
在图14中示出了说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，以控制栅电极5和存储栅电极7为掩模，以自对准方式对半导体衬底1进行离子注入。通过进行离子注入，形成源极侧的扩展扩散层9和漏极侧的扩展扩散层10。在该离子注入中，例如用5kev的能量按2×1015原子/cm2的剂量注入砷。
在图15中示出了说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在控制栅电极5的侧面和存储栅电极7的侧面形成侧壁绝缘膜11。
接着，如箭头52所示，以控制栅电极5、存储栅电极7和侧壁绝缘膜11为掩模，以自对准方式进行离子注入。通过进行离子注入，形成源极侧的扩散层12a和漏极侧的扩散层12b。在该离子注入中，例如用50kev的能量按2×1015原子/cm2的剂量注入砷，用40kev的能量按1×1013原子/cm2的剂量注入磷。
在本实施方式的半导体器件的制造方法中，在该高能量的离子注入方面，由于存储栅电极7在宽度方向的最小高度高，所以可抑制所注入的离子透过存储栅电极7到达存储节点绝缘膜6之中被半导体衬底1与存储栅电极7夹持的部分。
在图16中示出了说明本实施方式中的半导体器件的制造方法的第8工序的概略剖面图。在半导体衬底1的扩散层12a、12b的表面上，形成硅化物膜13c。在硅化物膜13c的形成中，例如在使钴膜淀积在半导体衬底1的主表面后，通过热处理使钴与硅发生反应。其后，在除去钴膜后形成硅化物膜。在半导体衬底1的主表面上形成硅化物膜13c的同时，分别在控制栅电极5和存储栅电极7的上表面，形成硅化物膜13a、13b。
接着，参照图2，形成保护绝缘膜14a，使之覆盖控制栅电极5、存储栅电极7和侧壁绝缘膜11。在本实施方式中，形成Si3N4膜，作为保护绝缘膜14a。
接着，在保护绝缘膜14a的表面上，配置层间绝缘膜14b。接着，例如在层间绝缘膜14b的表面上配置抗蚀剂，用光刻法进行用于形成接触孔的构图。接着，通过进行刻蚀，在层间绝缘膜14b上形成接触孔。在本实施方式中，由于可降低存储单元的高度，所以可减薄层间绝缘膜14b整体的厚度Hi。因此，例如在形成依据90nm规则的半导体电路的工序中，将ArF光源用于进行抗蚀剂的曝光的光源，即使在配置于层间绝缘膜14b的表面上的抗蚀剂较薄的情况下，也能可靠地形成贯通层间绝缘膜的接触孔。
在所形成的接触孔的表面上层叠导电层15a、15b，形成接触15。接着，例如用CMP(化学机械研磨)法使层间绝缘膜14b的表面平坦化。接着，在层间绝缘膜14b的表面上形成包含金属层16a～16c的布线16。
这样，可制造本实施方式的半导体器件。在本实施方式的半导体器件的制造方法中，形成作为第2电极的存储栅电极的第2电极形成工序包含形成被刻蚀的速度比存储栅电极慢的辅助膜的工序以及对第2电极层和辅助膜进行各向异性刻蚀的工序。利用该方法，在存储栅电极中，可使上表面的大致中央部分成为凹陷的形状，可形成高度低的存储单元。
在图17中示出了作为本实施方式中的比较例的半导体器件的概略剖面图。作为比较例的半导体器件在本实施方式的第2电极形成工序中是在第2电极层的表面上不形成辅助膜而进行制造时的半导体器件。
在用于形成存储栅电极41的各向异性刻蚀的工序中(参照图8)，存储栅电极41的上表面在朝向外侧处被刻蚀得较多。其结果是，在剖面形状中，存储栅电极41具有其上表面呈平面状倾斜的形状。
在比较例的半导体器件中，在存储栅电极41的高度之中，最大高度Hmg_H与最小高度Hmg_L之差增大。此时，为了实现半导体器件的微细化，在降低了存储栅电极41的高度的情况下，最小高度Hmg_L的高度降低了，在形成以后的扩散层的离子注入工序中，存在注入的离子到达存储节点绝缘膜6的不合适的情况。因此，难以进行半导体器件的微细化。
然而，在本实施方式中，可减小存储栅电极的最小高度与最大高度之差，可降低存储栅电极的最大高度。其结果是，可减薄层间绝缘膜的厚度，能可靠地形成接触孔。在本实施方式中，可实现半导体器件的微细化。
另外，在本实施方式的半导体器件的制造方法中，在第2电极形成工序中，在存储栅电极的侧面保留辅助膜。因此，可防止在存储栅电极的宽度方向进行刻蚀，可形成宽度方向的尺寸精度优越的存储栅电极。因此，可制造具有宽度小的存储栅电极的半导体器件。
这样，在本实施方式中，可制造微细的半导体器件。或者，可增大进行制造时的裕量(工艺容限)。
本发明不限于MONOS结构的存储单元，也可应用于SONOS结构的存储单元。
(实施方式2)
参照图18至图25，说明基于本发明的实施方式2中的半导体器件。本实施方式中的半导体器件是在控制栅电极的两侧形成了存储栅电极的所谓2比特单元的非易失性存储器。
在图18中示出了本实施方式中的半导体器件的概略剖面图。本实施方式中的半导体器件包括在作为第1电极的控制栅电极5的两侧所形成的作为第2电极的存储栅电极7。
在半导体衬底1的表面上，形成扩展扩散层9和扩散层12a。扩展扩散层9以从存储栅电极7的下侧朝向存储单元的外侧延伸的方式形成。控制栅电极5隔着作为第1绝缘膜的控制栅绝缘膜4被配置在半导体衬底1的表面上。
作为电荷蓄积膜的存储节点绝缘膜6以从控制栅电极5的侧面向半导体衬底1的上表面延伸的方式形成。本实施方式中的存储节点绝缘膜6以各自的剖面形状呈L字形的方式形成。存储节点绝缘膜6在控制栅电极5的两侧形成。
在存储节点绝缘膜6的表面上，形成存储栅电极7。在存储栅电极7与半导体衬底1之间，配置存储节点绝缘膜6。在存储栅电极7与控制栅电极5之间，配置存储节点绝缘膜6。各个存储栅电极7以与控制栅电极5对置的表面大致平行于与侧壁绝缘膜11对置的表面的方式形成。存储栅电极7在剖面形状中以宽度在高度方向上大致恒定的方式形成。各个存储栅电极7的上表面以宽度方向的中央部分凹陷的方式形成。
参照图19至图25，说明本实施方式中的半导体器件的制造方法。
图19是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，在半导体衬底1上形成存储器阱部3。接着，进行在半导体衬底1的表面上形成第1电极的第1电极形成工序。在半导体衬底1的表面上，形成作为第1绝缘膜的控制栅绝缘膜4和作为第1电极的控制栅电极5。
图20是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，形成作为电荷蓄积膜的存储节点绝缘膜6，使之覆盖半导体衬底1的表面和控制栅电极5的表面。作为存储节点绝缘膜6，例如形成ONO膜。
接着，进行形成第2电极的第2电极形成工序。在存储节点绝缘膜6的表面上，形成作为第2电极层的存储栅电极层7a。在存储栅电极层7a的表面上，形成辅助膜8。作为辅助膜8，形成在以后的刻蚀工序中其刻蚀速度比存储栅电极层7a慢的膜。
接着，如箭头53所示，进行各向异性刻蚀。通过进行各向异性刻蚀，除去辅助膜8之中水平延伸的部分。接着，除去存储栅电极层7a的一部分。
图21是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图21是各向异性刻蚀结束时的图。在控制栅电极5的两侧，形成其剖面形状为大致方形的存储栅电极7。存储栅电极7以上表面的宽度方向的大致中央部分凹陷的方式形成。这样，在本实施方式中，通过在存储栅电极层7a的表面上形成辅助膜8，可防止存储栅电极7的上表面朝向外侧降低。
图22是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，进行湿法刻蚀，除去保留在存储栅电极7的侧面的辅助膜8。进而，利用各向异性刻蚀，除去在存储节点绝缘膜6之中被控制栅电极5与存储栅电极7夹持的部分和被半导体衬底1与存储栅电极7夹持的部分之外的部分。
图23是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，以控制栅电极5和存储栅电极7为掩模，通过以自对准方式进行离子注入，形成扩展扩散层9。
图24是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，形成侧壁绝缘膜11。接着，如箭头54所示，通过进行离子注入，形成扩散层12。此时，高能量的离子向半导体衬底1注入。由于存储栅电极7的最小高度足够高，所以可防止所注入的离子透过存储栅电极7到达存储节点绝缘膜6。
图25是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在半导体衬底1的表面之中露出的部分，形成硅化物膜13c。在硅化物膜13c的形成的同时，在控制栅电极5的上表面，形成硅化物膜13a，在存储栅电极7的上表面，形成硅化物膜13b。
其后，形成保护绝缘膜，使之覆盖单元。进而，在保护绝缘膜的表面上配置层间绝缘膜，在层间绝缘膜上形成接触孔。在接触孔的内部形成接触。
本实施方式中的半导体器件的制造方法，由于在形成第2电极的第2电极形成工序中，在第2电极层的表面上形成其刻蚀速度比第2电极层慢的辅助膜，进行各向异性刻蚀，所以可使存储栅电极的上表面的宽度方向的中央部呈凹陷的形状。因此，可减小存储栅电极的最小高度与最大高度之差，可降低存储栅电极的最大高度。其结果是，可实现半导体器件的微细化。另外，可提供一种存储栅电极的宽度在长度方向的控制性得到提高、在宽度方向小的半导体器件。
关于其它的结构、作用、效果和制造方法，由于与实施方式1相同，此处就不重复说明了。
(实施方式3)
参照图26至图35，说明基于本发明的实施方式3中的半导体器件。本实施方式中的半导体器件是在半导体衬底的表面上形成电荷蓄积膜、在控制栅电极的侧面不形成电荷蓄积膜的非易失性存储器。
图26是本实施方式中的半导体器件的概略剖面图。本实施方式中的半导体器件是在半导体衬底17的表面上隔着作为第1绝缘膜的控制栅绝缘膜21，形成控制栅电极22。控制栅电极22以其剖面形状呈方形的方式形成。控制栅绝缘膜21被配置在控制栅电极22与半导体衬底17之间和控制栅电极22与存储栅电极24之间。控制栅绝缘膜21在控制栅电极22的下表面和侧面形成。
在控制栅电极22的侧方的半导体衬底17的表面上，形成存储节点绝缘膜19。存储节点绝缘膜19被配置在半导体衬底17与存储栅电极24之间。存储节点绝缘膜19包含氧化硅膜19a、19c和氮化硅膜19b。
在存储节点绝缘膜19的上表面，形成存储栅电极24。存储栅电极24以剖面形状呈大致方形的方式形成。存储栅电极24以与控制栅电极22对置的表面大致平行于与侧壁绝缘膜27对置的表面的方式形成。存储栅电极24在剖面形状中以宽度在高度方向上大致恒定的方式形成。存储栅电极24以上表面的宽度方向的大致中央部分凹陷的方式形成。
在控制栅电极22的上表面，形成硅化物膜29a。在存储栅电极24的上表面形成硅化物膜29b。在半导体衬底17的表面上，从存储栅电极24的下侧向存储单元的外侧形成扩展扩散层26。
在存储栅电极24和存储节点绝缘膜19的侧面，形成侧壁绝缘膜27。在半导体衬底17的表面上，从侧壁绝缘膜27的下侧向存储单元的外侧形成扩散层28。在半导体衬底17的表面上，在侧壁绝缘膜27的侧方，形成硅化物膜29c。
参照图27至图34，说明本实施方式中的半导体器件的制造方法。
图27是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，进行形成作为第1电极的控制栅电极的第1电极形成工序。在半导体衬底17的表面部分，形成存储器阱部18。接着，在半导体衬底17的表面上形成存储节点绝缘膜19和虚设层20。作为存储节点绝缘膜19，例如层叠氧化硅膜、氮化硅膜和氧化硅膜。作为虚设膜，例如形成氮化硅膜。
接着，用光刻法在虚设层20和存储节点绝缘膜19上形成开口部20a。开口部20a被形成为到达半导体衬底17的表面。
图28是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，在包含开口部20a的虚设层20的表面和开口部20a的内部的半导体衬底17的表面上形成控制栅绝缘膜21。作为控制栅绝缘膜21，例如形成氧化硅膜。接着，在控制栅绝缘膜21的表面上形成成为控制栅电极的控制栅电极层22a。在控制栅电极层22a的形成中，以开口部20a的内侧被掩埋的方式形成。
图29是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。接着，例如用化学机械研磨法，除去控制栅电极层22a之中比虚设层20高的部分和在虚设层20的上表面所形成的控制栅绝缘膜21的部分。即，除去比开口部20a的高度高的部分的控制栅绝缘膜21和控制栅电极层22a。利用该除去工序，形成作为第1电极的控制栅电极22。在控制栅电极22的下表面和侧面，形成作为第1绝缘膜的控制栅绝缘膜21。
图30是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，在控制栅电极22的上表面，用光刻法形成作为第2绝缘膜的控制栅保护膜23。接着，除去配置在控制栅绝缘膜21的两侧的虚设层20。
图31是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，在存储节点绝缘膜19的表面、控制栅绝缘膜21的表面和控制栅保护膜23的表面上，形成作为第2电极层的存储栅电极层24a。进而，在存储栅电极层24a的表面上形成辅助膜25。作为辅助膜25，在以后的刻蚀工序中，形成其刻蚀速度比存储栅电极层24a慢的膜。接着，如箭头55所示，进行各向异性刻蚀。
图32是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。图32是各向异性刻蚀结束时的图。在控制栅电极22的两侧，隔着控制栅绝缘膜21形成存储栅电极24。存储栅电极24在上表面的宽度方向的大致中央部分凹陷。在存储栅电极24的侧面，保留辅助膜25的一部分。
图33是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，通过刻蚀除去辅助膜25的保留部分。进而，通过刻蚀除去存储节点绝缘膜19之中露出的部分。存储节点绝缘膜19保留在被存储栅电极24与半导体衬底17夹持的区域。接着，进行离子注入，形成扩展扩散层26。
图34是说明本实施方式中的半导体器件的制造方法的第8工序的概略剖面图。接着，在存储栅电极24和存储节点绝缘膜19的侧面，形成侧壁绝缘膜27。接着，如箭头56所示，以自对准方式形成扩散层28。也在形成扩散层28的离子注入工序中，由于存储栅电极24的最小高度足够高，所以可防止离子透过存储栅电极24到达存储节点绝缘膜19。
图35是说明本实施方式中的半导体器件的制造方法的第9工序的概略剖面图。接着，在半导体衬底17的表面上形成硅化物膜29c。此时，也在控制栅电极22的上表面和存储栅电极24的上表面，形成各自的硅化物膜29a、29b。
也在本实施方式中的半导体器件和半导体器件的制造方法中，可提供一种微细的半导体器件。
关于其它的结构、作用、效果和制造方法，由于与实施方式1和2相同，此处就不重复说明了。
(实施方式4)
参照图36至图43，说明基于本发明的实施方式4中的半导体器件。本实施方式中的半导体器件是MOS(Metal Oxide Semiconductor：金属-氧化物-半导体)晶体管。
在图36中示出了本实施方式中的半导体器件的概略剖面图。在半导体衬底31的表面上，隔着栅绝缘膜33形成栅电极34。在栅电极34的两侧的侧面，形成侧壁绝缘膜37。
在半导体衬底31的表面上，从栅电极34的下侧向外侧形成扩展扩散层36。扩展扩散层36在宽度方向的两侧形成。另外，在半导体衬底31的表面上，从侧壁绝缘膜37的下侧向外侧形成扩散层38。在半导体衬底31的表面上，在侧壁绝缘膜37的侧方，形成硅化物膜39b。
栅电极34在剖面形状中以与侧壁绝缘膜37对置的两侧的表面彼此相互大致平行的方式形成。栅电极34以其剖面形状呈大致方形的方式形成。栅电极34在剖面形状中以上表面的宽度方向的大致中央部分凹陷的方式形成。在本实施方式中，栅电极34的上表面被形成为其剖面形状呈大致V字形。在栅电极34的上表面，形成硅化物膜39a。
本实施方式中的半导体器件可提供一种栅电极34的宽度的尺寸精度优越的半导体器件。其结果是，可提供一种栅电极34的宽度小的微细的半导体器件。另外，通过提高栅电极的尺寸精度，提高扩散层的尺寸精度，从而提高形成扩散层时的工艺容限。进而，在形成扩散层的工序中，在进行了离子注入时，可防止离子透过栅电极到达栅绝缘膜。其结果是，可抑制起因于离子注入到栅绝缘膜中的晶体管特性的变化。
参照图37至图43，说明本实施方式中的半导体器件的制造方法。
图37是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。如图37所示，首先，在半导体衬底30上形成阱部31。在半导体衬底30的表面上，用光刻法形成虚设层32，使之具有侧面。作为虚设层32，例如形成氮化硅膜。
图38是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，用光刻法在半导体衬底30的表面之中露出的部分形成栅绝缘膜33。栅绝缘膜33以与虚设层32的侧面相接的方式形成。接着，在虚设层32的表面和栅绝缘膜33的表面上，形成栅电极层34a。在栅电极层34a的表面上，形成辅助膜35。作为辅助膜35，形成其被刻蚀的速度比栅电极层34a慢的膜。接着，如箭头57所示，对栅电极层34a和辅助膜35进行各向异性刻蚀。
图39是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图39是各向异性刻蚀结束时的概略剖面图。除去配置在虚设层32的上表面的栅电极层34a。另外，除去栅绝缘膜33的表面之中栅电极层34a沿上下方向延伸的部分以外的部分。与虚设层32的侧面相接的部分的栅电极层34a保留。这样，形成栅电极34。栅电极34的上表面具有宽度方向的大致中央部分凹陷的形状。接着，除去在栅电极34的侧面保留的辅助膜35。
图40是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，除去虚设层32。进而，除去栅绝缘膜33之中除了形成栅电极34的部分以外的部分。
图41是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，进行离子注入，以自对准方式形成扩展扩散层36。扩展扩散层36在半导体衬底30的表面上以从栅电极34的下侧向外侧延伸的方式形成。
图42是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，在栅电极34的侧面和栅绝缘膜33的侧面形成侧壁绝缘膜37。接着，如箭头58所示，进行离子注入，以自对准方式形成扩散层38。
图43是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在侧壁绝缘膜37的侧方的半导体衬底30的表面上，形成硅化物膜39b。此时，在栅电极34的上表面形成硅化物膜39a。这样，可在半导体衬底的表面上形成MOS晶体管。
本实施方式中的半导体器件和半导体器件的制造方法可提供一种在栅电极层的上表面形成辅助膜并通过进行各向异性刻蚀而具有尺寸精度优越的栅电极的半导体器件。另外，在半导体器件的制造工序中，提高了工艺容限。
关于上述以外的作用和效果，由于与实施方式1至3相同，此处就不重复说明了。
在上述备图中，对于相同或相当的部分标以相同的符号。另外，在上述的说明中，下侧或上侧等的记述并不表示竖直方向的绝对的上下方向，而是相对地表示各部位的位置关系。
按照本发明，可提供一种微细的半导体器件和微细的半导体器件的制造方法。
虽然详细地说明并揭示了本发明，但可以清楚地理解，这仅仅是例示而并非限定，发明的宗旨和范围仅由所附权利要求书来限定。
参照图1至图17，说明基于本发明的实施方式1中的半导体器件。本实施方式中的半导体器件是EEPROM之中配备了ONO膜作为电荷蓄积膜的非易失性存储器。
在图1中示出了本实施方式中的半导体器件的概略剖面图。在图2中示出了本实施方式中的半导体器件的与II-II线相关的向视剖面图。在图3中示出了图1中的与III-III线相关的向视剖面图。
参照图1，本实施方式中的半导体器件具备控制栅电极5和存储栅电极7。控制栅电极5和存储栅电极7形成为在平面视图时相互大致平行延伸。控制栅电极5和存储栅电极7成对形成。在半导体衬底的表面上，在被控制栅电极5和存储栅电极7的对相互夹持的区域，形成扩散层12a。另外，在控制栅电极5和存储栅电极7的表面上，形成层间绝缘膜，在该层间绝缘膜的表面上形成布线16。本实施方式中的布线16以沿着与控制栅电极5和存储栅电极7延伸的方向垂直的方向延伸的方式形成。在层间绝缘膜上，形成接触15，用于形成与布线16的导通。接触15被配置在控制栅电极5和存储栅电极7的对的侧方。
参照图2，在半导体衬底1的上部，形成存储器阱部3。在本实施方式中，用硅衬底作为半导体衬底1。在图2中，示出了2个存储单元(元件)。
在半导体衬底1的表面上，隔着作为第1绝缘膜的控制栅绝缘膜4，形成作为第1电极的控制栅电极5。在半导体衬底1的表面、控制栅电极5的侧面和控制栅绝缘膜4的侧面上，形成作为电荷蓄积膜的存储节点绝缘膜6。在存储节点绝缘膜6的表面上，形成作为第2电极的存储栅电极7。这样，隔着绝缘膜，控制栅电极和存储栅电极形成对，被配置在接触15的两侧。
在控制栅电极5的侧面和存储栅电极7的侧面，形成侧壁绝缘膜11。在控制栅电极5的上表面和存储栅电极7的各自的上表面，形成硅化物膜13a、13b。在本实施方式中，形成CoSi膜，作为硅化物膜13a、13b。
形成保护绝缘膜14a，使之包围控制栅电极5、存储栅电极7和侧壁绝缘膜11。对于本实施方式的保护绝缘膜，形成氮化膜即Si3N4膜，作为自对准膜。
在保护绝缘膜14a的表面上，配置层间绝缘膜14b。层间绝缘膜14b以覆盖住全部2个存储单元的方式形成。层间绝缘膜14b的表面被平坦地形成。
接触15以贯通保护绝缘膜14a和层间绝缘膜14b的方式形成。接触15包含导电层15a、15b。导电层15a被配置在层间绝缘膜14b内所形成的接触孔的表面上。导电层15b被配置在导电层15a的内部。在层间绝缘膜14b的表面上，形成布线16。布线16包含金属层16a～16c。金属层16a与接触15进行电连接。
在半导体衬底1的表面上，形成源极侧的扩展扩散层9和漏极侧的扩展扩散层10。各个扩展扩散层9和扩展扩散层10被注入杂质。扩展扩散层9从存储栅电极7的下侧朝向存储单元的外侧形成。扩展扩散层10从控制栅电极5的下侧朝向元件的外侧形成。
在半导体衬底1的表面上，形成注入了浓度比扩展扩散层9、10高的杂质的扩散层12a、12b。扩散层12a从存储栅电极7的侧面所配置的侧壁绝缘膜11的正下方朝向存储单元的外侧形成。扩散层12b在接触15的正下方形成。扩散层12b从控制栅电极5的侧面所配置的侧壁绝缘膜11的下侧朝向存储单元的外侧形成。扩散层12b以交联2个存储单元的方式形成。在扩散层12a、12b的延伸方向的大致中央部分，形成用于降低电阻的硅化物膜13c。在本实施方式中，形成CoSi，作为硅化物膜13c。接触15与硅化物膜13c进行电连接。
参照图3，在存储器阱部3，形成元件隔离部2。另外，层间绝缘膜14b的表面被形成为平面状。本实施方式中的布线16以相互平行延伸的方式形成。形成布线16，使得在与延伸方向垂直的面上切断时的剖面形状为长方形。
在图4中示出了作为本实施方式中的元件的存储单元的放大概略剖面图。在本实施方式中，在半导体衬底1的表面上，形成控制栅绝缘膜4。在控制栅绝缘膜4的表面上，形成控制栅电极5。形成本实施方式中的控制栅电极5，使得其剖面形状为长方形。控制栅电极5在半导体衬底1的表面上隔着控制栅绝缘膜4而被配置。
作为本实施方式中的电荷蓄积膜的存储节点绝缘膜6为ONO膜。存储节点绝缘膜6包含氧化硅膜6a、6c和氮化硅膜6b。存储节点绝缘膜6被配置在半导体衬底1的表面、控制栅电极5的一个侧面和控制栅绝缘膜4的一个侧面上。形成存储节点绝缘膜6，使得其剖面形状为L字形。存储节点绝缘膜6具有被半导体衬底1与存储栅电极7夹持的部分。
在控制栅电极5的另一侧面和控制栅绝缘膜4的另一侧面上，形成侧壁绝缘膜11。在存储栅电极7的侧面和存储节点绝缘膜6的侧面上，形成侧壁绝缘膜11。
存储栅电极7被形成为在剖面形状中与控制栅电极5对置的表面和与侧壁绝缘膜11对置的表面大致平行。即，本实施方式中的存储栅电极7被形成为在剖面形状中宽度在高度方向上大致恒定。
存储栅电极7被形成为在剖面形状中上表面的宽度方向的大致中央部分凹陷。存储栅电极7被形成为在与延伸方向垂直的方向的剖面中上表面的中央部分凹陷。存储栅电极7被形成为在剖面形状中上表面呈大致V字形。
当假定存储栅电极7的高度之中的最大高度为Hmg_H、最小高度为Hmg_L时，在制造工序之中形成扩散层12a的离子注入工序中，在将杂质注入到半导体衬底1中时，最小高度Hmg_L为杂质达不到存储节点绝缘膜6的高度。即，在形成扩散层12a的离子注入工序中，存储栅电极7具有足够的高度，使得杂质达不到存储节点绝缘膜6。
在本实施方式的半导体器件中，为使最大高度Hmg_H与最小高度Hmg_L之差较小，可降低最大高度Hmg_H。即，可降低存储栅电极7的高度，可降低配置在存储单元的上部的层间绝缘膜整体的高度。在图2中，可降低层间绝缘膜14b的高度Hi。其结果是，也可使形成接触15用的接触孔的深度做得较浅，例如，即使在90nm以下规则的微细半导体器件中，也能够以高可靠性形成接触孔。
在图5中示出了本实施方式中的半导体器件的电路图。在图6中示出了在驱动本实施方式中的半导体器件时所施加的电压的表。
在图5中，MG1～MG4表示存储栅电极7的线。CG1～CG4表示控制栅电极5的线。BL1、BL2表示在层间绝缘膜的表面上所形成的布线16(参照图1～图3)。SL1、SL2表示扩散层12a。区域61表示存储栅电极7和存储节点绝缘膜的部分，区域62表示控制栅电极5和控制栅绝缘膜的部分。
参照图6，在本实施方式中的半导体器件工作时，包含读入工作、写入工作和擦除工作。Vmg表示存储栅电极的电压，Vs表示源极侧的扩散层的电压，Vcg表示控制栅电极的电压，Vd表示漏极侧的扩散层的电压。另外，Vsub表示半导体衬底的电压。
在本实施方式的半导体器件的写入工作中，以源极侧注入方式向存储栅电极和源极侧的扩散层分别施加正的电压。向控制栅电极施加小的正电压。电子沿着半导体衬底1的主表面，向源极侧行进。电子与源极侧的扩展扩散层碰撞，产生热电子。所产生的热电子被控制栅电极的电压吸引，蓄积到存储节点绝缘膜之中的氮化硅膜中。
在本实施方式的半导体器件的擦除工作中，采用由带间隧道引起的热空穴注入方式。向存储栅电极施加负的电压。向源极侧的扩散层施加形成反向偏置的正的电压。通过在源极侧的扩展扩散层的端部发生的强电解，产生由带间隧道引起的热空穴。该热空穴被注入到存储节点绝缘膜的氮化硅膜中，电子与空穴结合，从而电子被擦除。
在本实施方式的读出工作中，分别向存储栅电极和控制栅电极施加正的电压。进而，向漏极侧的扩散层施加正的电压。此时，利用流过漏极侧的扩散层的电流的大小，进行信息是否被记录的判别。
接着，参照图7至图16，说明本实施方式中的半导体器件的制造方法。
在图7中示出了说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，通过向半导体衬底1的表面注入电子，形成存储器阱部3。
接着，进行隔着第1绝缘膜形成第1电极的第1电极形成工序。在半导体衬底1的表面上，例如形成热氧化层，作为与控制栅绝缘膜4对应的层。进而，在与控制栅绝缘膜4对应的层的表面上，形成多晶硅层，作为与控制栅电极5对应的层。其后，用光刻法进行构图，形成作为第1绝缘膜的控制栅绝缘膜4。另外，形成作为剖面形状被形成为大致方形的第1电极的控制栅电极5。
在图8中示出了说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，进行形成电荷蓄积膜的电荷蓄积膜形成工序。在半导体衬底1的表面、控制栅绝缘膜4的侧面和控制栅电极5的表面上，形成作为电荷蓄积膜的存储节点绝缘膜6。在存储节点绝缘膜6的形成中，至少在半导体衬底1的表面上，在控制栅电极5的侧方的部分形成。在本实施方式中，形成由SiO2膜、Si3N4膜和SiO2膜这3层构成的ONO膜，作为存储节点绝缘膜(参照图4)。
接着，进行在电荷蓄积膜的表面上形成作为第2电极的存储栅电极的第2电极形成工序。将作为第2电极层的存储栅电极层7a配置在存储节点绝缘膜6的表面上。形成第2电极层，使之覆盖存储节点绝缘膜6。在本实施方式中，层叠掺以杂质的无定形硅膜，作为存储栅电极层7a。
接着，在存储栅电极层7a的表面上，形成辅助膜8。辅助膜8其后进行的刻蚀速度比存储栅电极层7a慢。在本实施方式中，形成氧化硅膜，作为辅助膜8。氧化硅膜可通过对存储栅电极层7a的表面进行热氧化来形成。利用对存储栅电极层7a的表面进行热氧化的方法，辅助膜8的膜厚控制变得容易。作为氧化硅膜的形成方法，不限于本方式，也可通过在存储栅电极层7a的表面上层叠氧化硅膜来形成。
作为辅助膜，不限于本方式，只要是在以后进行的各向异性刻蚀中其刻蚀速度比存储栅电极层慢的膜即可。例如，在本实施方式中，也可形成氮化物膜(氮化膜)作为辅助膜。
理想情况是，辅助膜是考虑了在进行其后的备向异性刻蚀的工序中进行最佳的刻蚀的情况下，存储栅电极层7a与辅助膜8的选择比大致为10∶1的膜。
接着，如箭头51所示，进行各向异性刻蚀。优先刻蚀辅助膜8之中的大体在水平方向配置的部分。
在图9中示出了在进行各向异性刻蚀时的控制栅电极的上部的放大概略剖面图。通过进行各向异性刻蚀，首先除去沿辅助膜8的水平方向延伸的部分，刻蚀存储栅电极层7a。在控制栅电极5的上侧，刻蚀存储栅电极层7a的上部。
在图10中示出了在进而继续进行各向异性刻蚀时的控制栅电极的上部的放大概略剖面图。由于辅助膜8的刻蚀速度比存储栅电极层7a慢，从而可优先除去存储栅电极层7a。即，由于辅助膜8的刻蚀速度慢，所以在辅助膜8大部分保留的状态下，大部分存储栅电极层7a被刻蚀掉。存储栅电极层7a的与辅助膜8的附近相比其离辅助膜8更远的部分被刻蚀掉较多。在各向异性刻蚀中，继续进行刻蚀，直至除去配置在控制栅电极5的上部的存储栅电极层7a为止。
在图11中示出了说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图11是各向异性刻蚀结束时的概略剖面图。除去存储栅电极层7a的一部分，形成存储栅电极7。存储栅电极7以宽度方向的厚度在高度方向上大致恒定的方式形成。存储栅电极7的上表面以存储栅电极7的宽度方向的大致中央部分凹陷的方式形成。在本实施方式中，存储栅电极7的上表面被形成为大致V字形。在存储栅电极7的侧面保留辅助膜8的一部分。
在图12中示出了说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。利用湿法刻蚀等各向同性刻蚀，除去保留于存储栅电极7的侧面的辅助膜8。
在图13中示出了说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。除去配置于控制栅电极5两侧的存储栅电极7之中的一个存储栅电极7的部分。在本实施方式中，用光刻法将掩模配置在控制栅电极5的表面，除去一个存储栅电极7。进而，通过进行湿法刻蚀等各向同性刻蚀，除去在存储节点绝缘膜6之中被存储栅电极7与控制栅电极5夹持的部分和被半导体衬底1与存储栅电极7夹持的部分之外的部分。存储节点绝缘膜6的剖面形状被形成为L字形。
在图14中示出了说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，以控制栅电极5和存储栅电极7为掩模，以自对准方式对半导体衬底1进行离子注入。通过进行离子注入，形成源极侧的扩展扩散层9和漏极侧的扩展扩散层10。在该离子注入中，例如用5kev的能量按2×1015原子/cm2的剂量注入砷。
在图15中示出了说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在控制栅电极5的侧面和存储栅电极7的侧面形成侧壁绝缘膜11。
接着，如箭头52所示，以控制栅电极5、存储栅电极7和侧壁绝缘膜11为掩模，以自对准方式进行离子注入。通过进行离子注入，形成源极侧的扩散层12a和漏极侧的扩散层12b。在该离子注入中，例如用50kev的能量按2×1015原子/cm2的剂量注入砷，用40kev的能量按1×1013原子/cm2的剂量注入磷。
在本实施方式的半导体器件的制造方法中，在该高能量的离子注入方面，由于存储栅电极7在宽度方向的最小高度高，所以可抑制所注入的离子透过存储栅电极7到达存储节点绝缘膜6之中被半导体衬底1与存储栅电极7夹持的部分。
在图16中示出了说明本实施方式中的半导体器件的制造方法的第8工序的概略剖面图。在半导体衬底1的扩散层12a、12b的表面上，形成硅化物膜13c。在硅化物膜13c的形成中，例如在使钴膜淀积在半导体衬底1的主表面后，通过热处理使钴与硅发生反应。其后，在除去钴膜后形成硅化物膜。在半导体衬底1的主表面上形成硅化物膜13c的同时，分别在控制栅电极5和存储栅电极7的上表面，形成硅化物膜13a、13b。
接着，参照图2，形成保护绝缘膜14a，使之覆盖控制栅电极5、存储栅电极7和侧壁绝缘膜11。在本实施方式中，形成Si3N4膜，作为保护绝缘膜14a。
接着，在保护绝缘膜14a的表面上，配置层间绝缘膜14b。接着，例如在层间绝缘膜14b的表面上配置抗蚀剂，用光刻法进行用于形成接触孔的构图。接着，通过进行刻蚀，在层间绝缘膜14b上形成接触孔。在本实施方式中，由于可降低存储单元的高度，所以可减薄层间绝缘膜14b整体的厚度Hi。因此，例如在形成依据90nm规则的半导体电路的工序中，将ArF光源用于进行抗蚀剂的曝光的光源，即使在配置于层间绝缘膜14b的表面上的抗蚀剂较薄的情况下，也能可靠地形成贯通层间绝缘膜的接触孔。
在所形成的接触孔的表面上层叠导电层15a、15b，形成接触15。接着，例如用CMP(化学机械研磨)法使层间绝缘膜14b的表面平坦化。接着，在层间绝缘膜14b的表面上形成包含金属层16a～16c的布线16。
这样，可制造本实施方式的半导体器件。在本实施方式的半导体器件的制造方法中，形成作为第2电极的存储栅电极的第2电极形成工序包含形成被刻蚀的速度比存储栅电极慢的辅助膜的工序以及对第2电极层和辅助膜进行各向异性刻蚀的工序。利用该方法，在存储栅电极中，可使上表面的大致中央部分成为凹陷的形状，可形成高度低的存储单元。
在图17中示出了作为本实施方式中的比较例的半导体器件的概略剖面图。作为比较例的半导体器件在本实施方式的第2电极形成工序中是在第2电极层的表面上不形成辅助膜而进行制造时的半导体器件。
在用于形成存储栅电极41的各向异性刻蚀的工序中(参照图8)，存储栅电极41的上表面在朝向外侧处被刻蚀得较多。其结果是，在剖面形状中，存储栅电极41具有其上表面呈平面状倾斜的形状。
在比较例的半导体器件中，在存储栅电极41的高度之中，最大高度Hmg_H与最小高度Hmg_L之差增大。此时，为了实现半导体器件的微细化，在降低了存储栅电极41的高度的情况下，最小高度Hmg_L的高度降低了，在形成以后的扩散层的离子注入工序中，存在注入的离子到达存储节点绝缘膜6的不合适的情况。因此，难以进行半导体器件的微细化。
然而，在本实施方式中，可减小存储栅电极的最小高度与最大高度之差，可降低存储栅电极的最大高度。其结果是，可减薄层间绝缘膜的厚度，能可靠地形成接触孔。在本实施方式中，可实现半导体器件的微细化。
另外，在本实施方式的半导体器件的制造方法中，在第2电极形成工序中，在存储栅电极的侧面保留辅助膜。因此，可防止在存储栅电极的宽度方向进行刻蚀，可形成宽度方向的尺寸精度优越的存储栅电极。因此，可制造具有宽度小的存储栅电极的半导体器件。
这样，在本实施方式中，可制造微细的半导体器件。或者，可增大进行制造时的裕量(工艺容限)。
本发明不限于MONOS结构的存储单元，也可应用于SONOS结构的存储单元。
(实施方式2)
参照图18至图25，说明基于本发明的实施方式2中的半导体器件。本实施方式中的半导体器件是在控制栅电极的两侧形成了存储栅电极的所谓2比特单元的非易失性存储器。
在图18中示出了本实施方式中的半导体器件的概略剖面图。本实施方式中的半导体器件包括在作为第1电极的控制栅电极5的两侧所形成的作为第2电极的存储栅电极7。
在半导体衬底1的表面上，形成扩展扩散层9和扩散层12a。扩展扩散层9以从存储栅电极7的下侧朝向存储单元的外侧延伸的方式形成。控制栅电极5隔着作为第1绝缘膜的控制栅绝缘膜4被配置在半导体衬底1的表面上。
作为电荷蓄积膜的存储节点绝缘膜6以从控制栅电极5的侧面向半导体衬底1的上表面延伸的方式形成。本实施方式中的存储节点绝缘膜6以各自的剖面形状呈L字形的方式形成。存储节点绝缘膜6在控制栅电极5的两侧形成。
在存储节点绝缘膜6的表面上，形成存储栅电极7。在存储栅电极7与半导体衬底1之间，配置存储节点绝缘膜6。在存储栅电极7与控制栅电极5之间，配置存储节点绝缘膜6。各个存储栅电极7以与控制栅电极5对置的表面大致平行于与侧壁绝缘膜11对置的表面的方式形成。存储栅电极7在剖面形状中以宽度在高度方向上大致恒定的方式形成。各个存储栅电极7的上表面以宽度方向的中央部分凹陷的方式形成。
参照图19至图25，说明本实施方式中的半导体器件的制造方法。
图19是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，在半导体衬底1上形成存储器阱部3。接着，进行在半导体衬底1的表面上形成第1电极的第1电极形成工序。在半导体衬底1的表面上，形成作为第1绝缘膜的控制栅绝缘膜4和作为第1电极的控制栅电极5。
图20是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，形成作为电荷蓄积膜的存储节点绝缘膜6，使之覆盖半导体衬底1的表面和控制栅电极5的表面。作为存储节点绝缘膜6，例如形成ONO膜。
接着，进行形成第2电极的第2电极形成工序。在存储节点绝缘膜6的表面上，形成作为第2电极层的存储栅电极层7a。在存储栅电极层7a的表面上，形成辅助膜8。作为辅助膜8，形成在以后的刻蚀工序中其刻蚀速度比存储栅电极层7a慢的膜。
接着，如箭头53所示，进行各向异性刻蚀。通过进行各向异性刻蚀，除去辅助膜8之中水平延伸的部分。接着，除去存储栅电极层7a的一部分。
图21是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图21是各向异性刻蚀结束时的图。在控制栅电极5的两侧，形成其剖面形状为大致方形的存储栅电极7。存储栅电极7以上表面的宽度方向的大致中央部分凹陷的方式形成。这样，在本实施方式中，通过在存储栅电极层7a的表面上形成辅助膜8，可防止存储栅电极7的上表面朝向外侧降低。
图22是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，进行湿法刻蚀，除去保留在存储栅电极7的侧面的辅助膜8。进而，利用各向异性刻蚀，除去在存储节点绝缘膜6之中被控制栅电极5与存储栅电极7夹持的部分和被半导体衬底1与存储栅电极7夹持的部分之外的部分。
图23是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，以控制栅电极5和存储栅电极7为掩模，通过以自对准方式进行离子注入，形成扩展扩散层9。
图24是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，形成侧壁绝缘膜11。接着，如箭头54所示，通过进行离子注入，形成扩散层12。此时，高能量的离子向半导体衬底1注入。由于存储栅电极7的最小高度足够高，所以可防止所注入的离子透过存储栅电极7到达存储节点绝缘膜6。
图25是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在半导体衬底1的表面之中露出的部分，形成硅化物膜13c。在硅化物膜13c的形成的同时，在控制栅电极5的上表面，形成硅化物膜13a，在存储栅电极7的上表面，形成硅化物膜13b。
其后，形成保护绝缘膜，使之覆盖单元。进而，在保护绝缘膜的表面上配置层间绝缘膜，在层间绝缘膜上形成接触孔。在接触孔的内部形成接触。
本实施方式中的半导体器件的制造方法，由于在形成第2电极的第2电极形成工序中，在第2电极层的表面上形成其刻蚀速度比第2电极层慢的辅助膜，进行各向异性刻蚀，所以可使存储栅电极的上表面的宽度方向的中央部呈凹陷的形状。因此，可减小存储栅电极的最小高度与最大高度之差，可降低存储栅电极的最大高度。其结果是，可实现半导体器件的微细化。另外，可提供一种存储栅电极的宽度在长度方向的控制性得到提高、在宽度方向小的半导体器件。
关于其它的结构、作用、效果和制造方法，由于与实施方式1相同，此处就不重复说明了。
(实施方式3)
参照图26至图35，说明基于本发明的实施方式3中的半导体器件。本实施方式中的半导体器件是在半导体衬底的表面上形成电荷蓄积膜、在控制栅电极的侧面不形成电荷蓄积膜的非易失性存储器。
图26是本实施方式中的半导体器件的概略剖面图。本实施方式中的半导体器件是在半导体衬底17的表面上隔着作为第1绝缘膜的控制栅绝缘膜21，形成控制栅电极22。控制栅电极22以其剖面形状呈方形的方式形成。控制栅绝缘膜21被配置在控制栅电极22与半导体衬底17之间和控制栅电极22与存储栅电极24之间。控制栅绝缘膜21在控制栅电极22的下表面和侧面形成。
在控制栅电极22的侧方的半导体衬底17的表面上，形成存储节点绝缘膜19。存储节点绝缘膜19被配置在半导体衬底17与存储栅电极24之间。存储节点绝缘膜19包含氧化硅膜19a、19c和氮化硅膜19b。
在存储节点绝缘膜19的上表面，形成存储栅电极24。存储栅电极24以剖面形状呈大致方形的方式形成。存储栅电极24以与控制栅电极22对置的表面大致平行于与侧壁绝缘膜27对置的表面的方式形成。存储栅电极24在剖面形状中以宽度在高度方向上大致恒定的方式形成。存储栅电极24以上表面的宽度方向的大致中央部分凹陷的方式形成。
在控制栅电极22的上表面，形成硅化物膜29a。在存储栅电极24的上表面形成硅化物膜29b。在半导体衬底17的表面上，从存储栅电极24的下侧向存储单元的外侧形成扩展扩散层26。
在存储栅电极24和存储节点绝缘膜19的侧面，形成侧壁绝缘膜27。在半导体衬底17的表面上，从侧壁绝缘膜27的下侧向存储单元的外侧形成扩散层28。在半导体衬底17的表面上，在侧壁绝缘膜27的侧方，形成硅化物膜29c。
参照图27至图34，说明本实施方式中的半导体器件的制造方法。
图27是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。首先，进行形成作为第1电极的控制栅电极的第1电极形成工序。在半导体衬底17的表面部分，形成存储器阱部18。接着，在半导体衬底17的表面上形成存储节点绝缘膜19和虚设层20。作为存储节点绝缘膜19，例如层叠氧化硅膜、氮化硅膜和氧化硅膜。作为虚设膜，例如形成氮化硅膜。
接着，用光刻法在虚设层20和存储节点绝缘膜19上形成开口部20a。开口部20a被形成为到达半导体衬底17的表面。
图28是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，在包含开口部20a的虚设层20的表面和开口部20a的内部的半导体衬底17的表面上形成控制栅绝缘膜21。作为控制栅绝缘膜21，例如形成氧化硅膜。接着，在控制栅绝缘膜21的表面上形成成为控制栅电极的控制栅电极层22a。在控制栅电极层22a的形成中，以开口部20a的内侧被掩埋的方式形成。
图29是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。接着，例如用化学机械研磨法，除去控制栅电极层22a之中比虚设层20高的部分和在虚设层20的上表面所形成的控制栅绝缘膜21的部分。即，除去比开口部20a的高度高的部分的控制栅绝缘膜21和控制栅电极层22a。利用该除去工序，形成作为第1电极的控制栅电极22。在控制栅电极22的下表面和侧面，形成作为第1绝缘膜的控制栅绝缘膜21。
图30是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，在控制栅电极22的上表面，用光刻法形成作为第2绝缘膜的控制栅保护膜23。接着，除去配置在控制栅绝缘膜21的两侧的虚设层20。
图31是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，在存储节点绝缘膜19的表面、控制栅绝缘膜21的表面和控制栅保护膜23的表面上，形成作为第2电极层的存储栅电极层24a。进而，在存储栅电极层24a的表面上形成辅助膜25。作为辅助膜25，在以后的刻蚀工序中，形成其刻蚀速度比存储栅电极层24a慢的膜。接着，如箭头55所示，进行各向异性刻蚀。
图32是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。图32是各向异性刻蚀结束时的图。在控制栅电极22的两侧，隔着控制栅绝缘膜21形成存储栅电极24。存储栅电极24在上表面的宽度方向的大致中央部分凹陷。在存储栅电极24的侧面，保留辅助膜25的一部分。
图33是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，通过刻蚀除去辅助膜25的保留部分。进而，通过刻蚀除去存储节点绝缘膜19之中露出的部分。存储节点绝缘膜19保留在被存储栅电极24与半导体衬底17夹持的区域。接着，进行离子注入，形成扩展扩散层26。
图34是说明本实施方式中的半导体器件的制造方法的第8工序的概略剖面图。接着，在存储栅电极24和存储节点绝缘膜19的侧面，形成侧壁绝缘膜27。接着，如箭头56所示，以自对准方式形成扩散层28。也在形成扩散层28的离子注入工序中，由于存储栅电极24的最小高度足够高，所以可防止离子透过存储栅电极24到达存储节点绝缘膜19。
图35是说明本实施方式中的半导体器件的制造方法的第9工序的概略剖面图。接着，在半导体衬底17的表面上形成硅化物膜29c。此时，也在控制栅电极22的上表面和存储栅电极24的上表面，形成各自的硅化物膜29a、29b。
也在本实施方式中的半导体器件和半导体器件的制造方法中，可提供一种微细的半导体器件。
关于其它的结构、作用、效果和制造方法，由于与实施方式1和2相同，此处就不重复说明了。
(实施方式4)
参照图36至图43，说明基于本发明的实施方式4中的半导体器件。本实施方式中的半导体器件是MOS(Metal Oxide Semiconductor：金属-氧化物-半导体)晶体管。
在图36中示出了本实施方式中的半导体器件的概略剖面图。在半导体衬底31的表面上，隔着栅绝缘膜33形成栅电极34。在栅电极34的两侧的侧面，形成侧壁绝缘膜37。
在半导体衬底31的表面上，从栅电极34的下侧向外侧形成扩展扩散层36。扩展扩散层36在宽度方向的两侧形成。另外，在半导体衬底31的表面上，从侧壁绝缘膜37的下侧向外侧形成扩散层38。在半导体衬底31的表面上，在侧壁绝缘膜37的侧方，形成硅化物膜39b。
栅电极34在剖面形状中以与侧壁绝缘膜37对置的两侧的表面彼此相互大致平行的方式形成。栅电极34以其剖面形状呈大致方形的方式形成。栅电极34在剖面形状中以上表面的宽度方向的大致中央部分凹陷的方式形成。在本实施方式中，栅电极34的上表面被形成为其剖面形状呈大致V字形。在栅电极34的上表面，形成硅化物膜39a。
本实施方式中的半导体器件可提供一种栅电极34的宽度的尺寸精度优越的半导体器件。其结果是，可提供一种栅电极34的宽度小的微细的半导体器件。另外，通过提高栅电极的尺寸精度，提高扩散层的尺寸精度，从而提高形成扩散层时的工艺容限。进而，在形成扩散层的工序中，在进行了离子注入时，可防止离子透过栅电极到达栅绝缘膜。其结果是，可抑制起因于离子注入到栅绝缘膜中的晶体管特性的变化。
参照图37至图43，说明本实施方式中的半导体器件的制造方法。
图37是说明本实施方式中的半导体器件的制造方法的第1工序的概略剖面图。如图37所示，首先，在半导体衬底30上形成阱部31。在半导体衬底30的表面上，用光刻法形成虚设层32，使之具有侧面。作为虚设层32，例如形成氮化硅膜。
图38是说明本实施方式中的半导体器件的制造方法的第2工序的概略剖面图。接着，用光刻法在半导体衬底30的表面之中露出的部分形成栅绝缘膜33。栅绝缘膜33以与虚设层32的侧面相接的方式形成。接着，在虚设层32的表面和栅绝缘膜33的表面上，形成栅电极层34a。在栅电极层34a的表面上，形成辅助膜35。作为辅助膜35，形成其被刻蚀的速度比栅电极层34a慢的膜。接着，如箭头57所示，对栅电极层34a和辅助膜35进行各向异性刻蚀。
图39是说明本实施方式中的半导体器件的制造方法的第3工序的概略剖面图。图39是各向异性刻蚀结束时的概略剖面图。除去配置在虚设层32的上表面的栅电极层34a。另外，除去栅绝缘膜33的表面之中栅电极层34a沿上下方向延伸的部分以外的部分。与虚设层32的侧面相接的部分的栅电极层34a保留。这样，形成栅电极34。栅电极34的上表面具有宽度方向的大致中央部分凹陷的形状。接着，除去在栅电极34的侧面保留的辅助膜35。
图40是说明本实施方式中的半导体器件的制造方法的第4工序的概略剖面图。接着，除去虚设层32。进而，除去栅绝缘膜33之中除了形成栅电极34的部分以外的部分。
图41是说明本实施方式中的半导体器件的制造方法的第5工序的概略剖面图。接着，进行离子注入，以自对准方式形成扩展扩散层36。扩展扩散层36在半导体衬底30的表面上以从栅电极34的下侧向外侧延伸的方式形成。
图42是说明本实施方式中的半导体器件的制造方法的第6工序的概略剖面图。接着，在栅电极34的侧面和栅绝缘膜33的侧面形成侧壁绝缘膜37。接着，如箭头58所示，进行离子注入，以自对准方式形成扩散层38。
图43是说明本实施方式中的半导体器件的制造方法的第7工序的概略剖面图。接着，在侧壁绝缘膜37的侧方的半导体衬底30的表面上，形成硅化物膜39b。此时，在栅电极34的上表面形成硅化物膜39a。这样，可在半导体衬底的表面上形成MOS晶体管。
本实施方式中的半导体器件和半导体器件的制造方法可提供一种在栅电极层的上表面形成辅助膜并通过进行各向异性刻蚀而具有尺寸精度优越的栅电极的半导体器件。另外，在半导体器件的制造工序中，提高了工艺容限。
关于上述以外的作用和效果，由于与实施方式1至3相同，此处就不重复说明了。
在上述备图中，对于相同或相当的部分标以相同的符号。另外，在上述的说明中，下侧或上侧等的记述并不表示竖直方向的绝对的上下方向，而是相对地表示各部位的位置关系。
按照本发明，可提供一种微细的半导体器件和微细的半导体器件的制造方法。
虽然详细地说明并揭示了本发明，但可以清楚地理解，这仅仅是例示而并非限定，发明的宗旨和范围仅由所附权利要求书来限定。