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1. 发明专利

JP6382292B2 組み込みT2V ADCを有する混合信号TDC 审中-公开
公开(公告)号：JP6382292B2
公开(公告)日：2018-08-29
申请号：JP2016501405
申请日：2014-03-12
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：タン、イ , サン、ボ
IPC分类号： H03K5/26 , H03L7/085 , H03M1/38
CPC分类号： H03M1/50 , G04F10/005 , H03L7/08 , H03L7/0991 , H03L2207/50

2. 发明专利

JPWO2017043254A1 位相同期回路、位相同期方法および通信装置审中-公开
公开(公告)号：JPWO2017043254A1
公开(公告)日：2018-07-19
申请号：JP2016073817
申请日：2016-08-15
申请人：ソニーセミコンダクタソリューションズ株式会社
发明人：増田貴志
IPC分类号： H03L7/087 , H03L7/08 , H03L7/083
CPC分类号： H03L7/083 , H03L7/07 , H03L7/08 , H03L7/081 , H03L7/087 , H03L7/091 , H03L7/0997
摘要：本開示の位相同期回路は、入力クロック信号の遷移を検出する検出部と、第1の制御信号に応じた周波数を有するクロック信号を生成するとともに、検出部における検出結果に基づいてクロック信号の位相を変化させる発振部と、第2の制御信号に応じて、入力クロック信号の位相とクロック信号の位相との間の位相差を調整する調整部と、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第1の制御信号および第2の制御信号を生成する制御部とを備える。

3. 发明专利

JP6156589B2 受信回路、集積回路及び受信方法有权
公开(公告)号：JP6156589B2
公开(公告)日：2017-07-05
申请号：JP2016549676
申请日：2014-09-22
申请人：株式会社ソシオネクスト
发明人：橋本友博
IPC分类号： H03M9/00 , H04L7/033
CPC分类号： H04L7/0029 , H03L7/07 , H03L7/08 , H03L7/0807 , H03L7/0814 , H03L7/093 , H04L7/0025 , H04L7/0087 , H04L7/0331 , H03M9/00 , H04L7/033

4. 发明专利

JP6085976B2 信号処理回路及び信号処理方法有权
标题翻译：信号处理电路和信号处理方法
公开(公告)号：JP6085976B2
公开(公告)日：2017-03-01
申请号：JP2013012162
申请日：2013-01-25
申请人：富士通株式会社
发明人：古舘英樹
IPC分类号： H04B1/10
CPC分类号： H04B1/00 , H03L7/08 , H04L27/38

5. 发明专利

JP5948195B2 クロック生成装置およびクロックデータ復元装置有权
标题翻译：时钟发生器和时钟数据恢复装置
公开(公告)号：JP5948195B2
公开(公告)日：2016-07-06
申请号：JP2012203212
申请日：2012-09-14
申请人：ザインエレクトロニクス株式会社
发明人：浅田邦博 , 飯塚哲也 , 三浦賢 , 石曽根洋平 , 村上芳道 , 久保俊一 , 山本周平
IPC分类号： H04L7/033
CPC分类号： H04L7/0037 , G06F1/04 , H03K5/01 , H03L7/08 , H04L7/0337 , H03K2005/00013 , H03K2005/00286 , H04L7/041

6. 发明专利

JP5940413B2 半導体装置及び電子装置有权
公开(公告)号：JP5940413B2
公开(公告)日：2016-06-29
申请号：JP2012178426
申请日：2012-08-10
申请人：ルネサスエレクトロニクス株式会社
发明人：佐々木肇 , 伊藤博彦 , 名知志貴子 , 成瀬峰信
IPC分类号： G06F1/12 , H03K5/135 , G01C21/26 , G06F1/10
CPC分类号： H03L7/08 , G06F1/10 , H03K5/135 , H03L7/18

7. 发明专利

JP2016506660A 同期型デジタルシステムにおけるオンチップクロックの自動的な選択审中-公开
标题翻译：在同步数字系统的片上时钟的自动选择
公开(公告)号：JP2016506660A
公开(公告)日：2016-03-03
申请号：JP2015548010
申请日：2013-12-13
申请人：コーヒレント・ロジックス・インコーポレーテッド
发明人：ドブス，カール・エス , トロシーノ，マイケル・アール , フォークナー，ケネス・アール , シュレッペル，クリストファー・エル
IPC分类号： H03L7/08 , G06F1/06
CPC分类号： G06F1/12 , G06F1/04 , G06F1/08 , G06F1/10 , G06F1/324 , G06F11/1604 , G06F21/75 , H03K3/0315 , H03L7/06 , H03L7/08 , H03L7/085 , Y02D10/126
摘要：クロック及び同期信号の生成を含んでよい同期型デジタルシステムの実施形態を開示する。同期型デジタルシステム内でクロック誘発性のエラーを引き起こすことなく、複数の利用可能なクロック信号のうちのいずれかを一次クロックとして選択してよい。同期型デジタルシステムを用いてオンチップで生成されたクロック信号は、ローカルクロックの使用が必要になり得ることを示す条件の検出に応じて自動的に選択される。このような条件は、同期型デジタルシステムの改ざんの検出を含み得る。改ざんの兆候が検出された場合、安全対策を実施できる。
摘要翻译：它公开了一种时钟的一个实施例，并且可以同步的包括同步信号的生成数字系统。而不会引起在数字系统中同步所引起的时钟的误差，任何多个可用的时钟信号中的可被选择作为主时钟。通过使用同步数字系统的片上产生的时钟信号是响应于检测到的，表明所获得的条件下自动选择需要使用本地时钟的。这样的条件可包括与同步数字系统的篡改的检测。如果已经检测到篡改的迹象，就可以进行安全的措施。

8. 发明专利

JP2015154087A クロック生成回路、および、電子装置审中-公开
标题翻译：时钟生成电路和电子设备
公开(公告)号：JP2015154087A
公开(公告)日：2015-08-24
申请号：JP2014023331
申请日：2014-02-10
申请人：ソニー株式会社
发明人：関谷彰人 , 中本英一
IPC分类号： H03L7/081 , H03K5/26
CPC分类号： H03L7/08 , H03K5/1252 , H03L7/0812 , H03L2207/50
摘要：【課題】クロック信号のジッタを抑制する。【解決手段】遅延クロック生成部は、参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する。低速クロック生成部は、位相を制御する制御信号に従って参照クロック信号より周波数の低い低速クロック信号を生成する。制御信号処理部は、制御信号の値を前記所定数の離散値に量子化する量子化処理と量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを制御信号に対して行う。選択部は、量子化処理および変調処理が行われた制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する。出力部は、選択された遅延クロック信号に同期して前記低速クロック信号を出力する。【選択図】図3
摘要翻译：要解决的问题：抑制时钟信号的抖动。解决方案：延迟时钟产生单元产生具有彼此不同的参考时钟信号的延迟时间的预定数量的延迟时钟信号。低速时钟生成单元根据用于控制相位的控制信号，生成频率低于基准时钟信号的低速时钟信号。对于控制信号，控制信号处理单元进行用于将控制信号的值量化到预定数量的离散值的量化，以及用于将量化中的量化误差分散到高于预定频率的高频带的调制。选择单元根据经过量化和调制的控制信号选择预定数量的延迟时钟信号中的任一个。输出单元与所选择的延迟时钟信号同步地输出低速时钟信号。

9. 发明专利

JP2015128278A A/D変換装置、グレイコード生成装置、信号処理装置、撮像素子、並びに、電子機器审中-公开
标题翻译： A / D转换器，灰度代码发生器，信号处理器，成像设备和电子设备
公开(公告)号：JP2015128278A
公开(公告)日：2015-07-09
申请号：JP2014100185
申请日：2014-05-14
申请人：ソニー株式会社
发明人：武田祐一 , 鈴木篤史 , 佐伯貴範 , 高橋知宏
IPC分类号： H03M1/56 , H03K5/15 , H04N5/378
CPC分类号： H04N5/37455 , H03K23/005 , H03L7/08 , H03M1/12 , H03M1/123 , H04N5/378 , H03K2005/00052 , H03K5/135 , H03M1/56
摘要：【課題】高速化若しくは高分解能化またはその両方をより容易に行うことができるようにする。【解決手段】本技術のA/D変換装置は、複数の位相補間器を用いて、入力されたクロック信号と前記クロック信号を遅延させた信号から、前記クロック信号に対し位相をずらした多相クロック信号を生成する位相差クロック生成部と、前記位相差クロック生成部により生成された前記多相クロック信号を用いて、入力されたアナログ信号をA/D変換するA/D変換部とを備える。本技術は、例えば、撮像素子や電子機器に適用することができる。【選択図】図20
摘要翻译：要解决的问题：提供一种能够容易地提高速度或分辨率的A / D转换器或其二者。解决方案：A / D转换器包括：相位差时钟产生部分，其生成多相时钟信号，其中相位相对于来自输入时钟信号的时钟信号和通过使用多个相位内插器延迟其时钟信号的信号而移位：A / D转换部，其通过使用多个相位内插器来对输入的模拟信号进行A / D转换由相位差时钟产生部分产生的多相时钟信号。该技术适用于例如成像装置和电子装置。

10. 发明专利

JP5618936B2 位相周波数比較回路有权
标题翻译：相位频率比较器电路
公开(公告)号：JP5618936B2
公开(公告)日：2014-11-05
申请号：JP2011164211
申请日：2011-07-27
申请人：三菱電機株式会社
发明人：恒次堤 , 恒次堤 , 高橋　貴紀 , 貴紀高橋 , 谷口　英司 , 英司谷口
IPC分类号： H03L7/089 , H03K5/26
CPC分类号： H03K5/26 , H03L7/08

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