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Turbo译码的硬件实现方法

阅读：554发布：2020-05-11

IPRDB可以提供Turbo译码的硬件实现方法专利检索，专利查询，专利分析的服务。并且本发明涉及一种Turbo码的硬件实现方法。为了在硬件上实现Turbo码译码，首先要对软解调的数据定点化，再对定点化的结果迭代译码。该方法包括以下步骤：（1）对软解调数据定点化；（2）信道中的数据读入译码模块，分成一路系统信息和两路校验信息；（3）取一路系统信息和一路校验信息，采用log-map译码算法译码。（4）从译码器输出的信息比特的外部后验值获得译码结果。，下面是Turbo译码的硬件实现方法专利的具体信息内容。

权利要求

1.Turbo译码的硬件实现方法，其特征在于具体步骤如下：(1)信道中的数据读入译码模块

从信道中一次读入64比特软解调的结果，其中，0～15位代表校验比特2，即vi(2)，16～31位代表校验比特1，即vi(1)，32～47位代表系统比特vi(0)，48～63位保留；

(2)将系统比特(systematic0，即vi(0))和8位第一路校验比特(yparity1，即vi(1))，依次输入log-map译码模块中，计算得到一组外部后验信息ext(L值)；

(2.1)计算外部后验信息ext需要依次算出状态转移概率γ，前向概率α和后向概率β；

其中：状态转移概率γ根据公式3得到；

式中，ul是在时刻l的输入比特，vl是在时刻l对应于状态转移s’->s的输出比特；对于连续输出AWGN信道，如果s’->s是有效的状态转移；

式中，||rl-vl||2是在时刻l接收分支rl和发送分支vl之间的平方欧氏距离；如果s’->s不是有效的状态转移，则P(s|s’)和γl(s’,s)都是零；

前向概率α根据公式5得到，表示接收序列是Yj

假设信道为无记忆信道，则(s,Yk)的概率只和前一状态s’有关，而和Yjk的概率βk(s)＝P(Yj＞k|Sk＝s) 公式8则可知：

β通过后向递归计算得出；且

最后，得到外部后验信息ext；

上式中(s’,s)＝>uk＝+1表示所有由uk＝+1引起s’＝>s状态转移的集合；同样(s’,s)＝>uk＝-1表示由uk＝-1引起的状态转移的集合；

接收序列Y可以被分成三部分Yjk，分别表示k时刻之前接收码字序列、当前接收码字和之后接收码字序列；所以，P(Sk-1＝s′,Sk＝s,Y)＝P(s′,s,Yj＜k,Yk,Yj＞k) 公式10利用贝叶斯公式可得

(2.2)将系统比特(systematic0，即vi(0))和8位第一路校验比特(yparity1，即vi(1))输入log-map译码模块中，log-map算法是将map算法中的量度取对数；

对于信噪比为Es/N0、连续输出的AWGN信道，各量度的算法如下：分支量度

前向量度

后向量度

初始条件为

进一步简化分支量度的表达式，

(3)迭代Turbo译码器，采用三个SISO译码器，SISO译码器采用步骤(2.2)中所述的log-MAP算法；根据公式12将步骤(2)中得到的外部校验信息比特ext，步骤4中得到的外部校验信息ext3交织，交织图样与编码器中的交织图样相同；交织后的结果加上信道中的系统比特systematic0得到一组新的系统位systematic2，与第二路校验位yparity2一起输入log-map模块中，计算得到第二组外部先验概率ext2；

(4)根据公式5将步骤(3)中得到的外部校验信息比特ext2加上交织后的系统比特systematic0得到systematic1，与第一路校验比特yparity1一起输入log-map模块，计算得到第三组外部先验概率ext3；

(5)循环执行步骤(3)和步骤(4)；在译码器1的后续迭代过程中，先验信息比特被译码器2输出且经过相应解交织后的外部后验信息取代，而译码器2的所有后续迭代过程均与第一次迭代相同，除了先验输入不同而已；循环迭代次数越多，校验信息越多，译码结果越准确；针对码块长256比特的信息，采用的迭代次数为6次，即可较为准确地译码；

(6)经过6次迭代后，译码输出可以从译码器2输出的信息比特的外部后验值L获得(需要经过相应的解交织)，判断这个值得正负，若为正，则判定译码比特为1；若为负，则判定译码比特为0。

说明书全文

Turbo译码的硬件实现方法

技术领域

[0001] 本发明属于无线通信领域，具体涉及一种纠错码——Turbo码译码的硬件实现方法，适用在FPGA上实现Turbo编译码。

背景技术

[0002] Turbo码应用了Shannon信道编码定理中的随机性编译码条件，具有几乎接近Shannon理论极限的译码性能。目前，Turbo码已经从简单的实验仿真过渡到实际应用阶段，并在多媒体通信等领域得到了广泛应用。此外，Turbo码还是第三代移动通信系统的标准之一。Turbo译码使用最大后验概率译码(MAP)算法，采用简单的软输入软输出(SISO)译码器，以迭代的形式将一个译码器的软输出结果直接作为另一个译码器的输入。

[0003] 本发明设计Verilog HDL代码，选用灵活的FPGA实现Turbo译码，有效提高处理速度，适用于无线传输的硬件实现。

发明内容

[0004] 为了在硬件上实现Turbo码译码，首先要对软解调的数据定点化，再对定点化的结果迭代译码。本发明的目的在于提出Turbo译码的硬件实现方法。

[0005] 本发明通过以下技术方案来实现：

[0006] 本发明提出的Turbo译码的硬件实现方法，具体步骤如下：

[0007] Turbo码的编码框图如图1所示。信息序列是一个长度为K的分组，由下面的向量表示：u＝(u0(0)，u1(0),…,uk-1(0))，信息序列u是首先被传输的序列，即u＝v(0)＝(v0(0),v1(0),…,vk-1(0))。第一个编码器产生校验序列v(1)＝(v0(1),v1(1),…,vk-1(1))。交织器对信息分组中的K个比特进行测序重排或者置换。第二个编码器产生的校验序列可以表示为v(2)＝(v0(2),v1(2),…,vk-1(2))。最终被传输的序列(码字)由如下向量给出v(2)＝(v0(0)v0(1)v0(2),v1(0)v1(1)v1(2),…,Vk-1(0)vk-1(1)vk-1(2))。编码后的数据经过BPSK调制，每两个比特映射为一个BPSK符号。子载波经过高斯信道，接收端接收到加了噪声符号并进行软解调。

[0008] 定点化，硬件只能处理定点数，不能处理浮点数，因此软解调后的信息需要定点化。本发明通过比较Turbo译码软件实现的性能，确定定点化的位宽，位宽选择标准为：定点和浮点的性能不超过0.5db。仿真结果显示，当定点化为8比特时(其中整数部分4位，小数部分4位)，定点的结果和浮点的结果不超过0.2db。定点化后的软解调信息送入迭代译码器。

[0009] Log-map算法是最大后验概率译码(MAP)算法的对数域求法。译码器的输入是接收序列r和信息位La(ul)，l＝0,1，…，h-1的先验L值。算法计算后验L值

[0010]

[0011] 其中r是接收序列，且译码器输出由

[0012]

[0013] 给出。在迭代译码中，L值可以看成是译码器输出，也就是SISO译码算法。

[0014] 本发明提出的Turbo译码的硬件实现方法，具体步骤如下：

[0015] (1)信道中的数据读入译码模块

[0016] 从信道中一次读入64比特软解调的结果，其中，0～15位代表校验比特2，即vi(2)，16～31位代表校验比特1，即vi(1)，32～47位代表系统比特vi(0)，48～63位保留；

[0017] (2)将系统比特(systematic0，即vi(0))和8位第一路校验比特(yparity1，即vi(1))，依次输入log-map译码模块中，计算得到一组外部后验信息ext(L值)；

[0018] (2.1)计算外部后验信息ext需要依次算出状态转移概率γ，前向概率α和后向概率β；

[0019] 其中：状态转移概率γ根据公式3得到；

[0020]

[0021] 式中，ul是在时刻l的输入比特，vl是在时刻l对应于状态转移s’->s的输出比特。对于连续输出AWGN信道，如果s’->s是有效的状态转移；

[0022]

[0023] 式中，||rl-vl||2是在时刻l接收分支rl和发送分支vl之间的平方欧氏距离；如果s’->s不是有效的状态转移，则P(s|s’)和γl(s’,s)都是零；

[0024] 前向概率α根据公式5得到，表示接收序列是Yj

[0026] 则可知：

[0027]

[0028] 假设信道为无记忆信道，则(s,Yk)的概率只和前一状态s’有关，而和Yj＜k无关；并利用贝叶斯公式，

[0029]

[0030] 由此看出αk(s)可由αk-1(s′)前向递归计算得出。且

[0031] 后向概率β根据公式8得到，表示k时刻状态为s且之后接收序列是Yj＞k的概率[0032] βk(s)＝P(Yj＞k|Sk＝s) 公式8

[0033] 则可知：

[0034]

[0035] β通过后向递归计算得出。且

[0036] 最后，得到外部后验信息ext；

[0037]

[0038] 上式中(s’,s)＝＞uk＝+1表示所有由uk＝+1引起s’＝＞s状态转移的集合；同样(s’,s)＝>uk＝-1表示由uk＝-1引起的状态转移的集合；

[0039] 接收序列Y可以被分成三部分Yj＜k、Yk和Yj＞k，分别表示k时刻之前接收码字序列、当前接收码字和之后接收码字序列；所以，

[0040] P(Sk-1＝s′,Sk＝s,Y)＝P(s′,s,Yj＜k,Yk,Yj＞k) 公式10

[0041] 利用贝叶斯公式可得

[0042]

[0043] (2.2)将系统比特(systematic0，即vi(0))和8位第一路校验比特(yparity1，即vi(1))输入log-map译码模块中，log-map算法是将map算法中的量度取对数；对于信噪比为Es/N0、连续输出的AWGN信道，各量度的算法如下：

[0044] 分支量度

[0045]

[0046] 前向量度

[0047]

[0048] 后向量度

[0049]

[0050] 初始条件为

[0051]

[0052] 进一步简化分支量度的表达式，

[0053]

[0054] (3)迭代Turbo译码器，采用三个SISO译码器，SISO译码器采用步骤(2.2)中所述的log-MAP算法；根据公式12将步骤(2)中得到的外部校验信息比特ext，步骤4中得到的外部校验信息ext3交织，交织图样与编码器中的交织图样相同；交织后的结果加上信道中的系统比特systematic0得到一组新的系统位systematic2，与第二路校验位yparity2一起输入log-map模块中，计算得到第二组外部先验概率ext2；

[0055] (4)根据公式5将步骤(3)中得到的外部校验信息比特ext2加上交织后的系统比特systematic0得到systematic1，与第一路校验比特yparity1一起输入log-map模块，计算得到第三组外部先验概率ext3；

[0056] (5)循环执行步骤(3)和步骤(4)；在译码器1的后续迭代过程中，先验信息比特被译码器2输出且经过相应解交织后的外部后验信息取代，而译码器2的所有后续迭代过程均与第一次迭代相同，除了先验输入不同而已。循环迭代次数越多，校验信息越多，译码结果越准确；针对码块长256比特的信息，采用的迭代次数为6次，即可较为准确地译码；

[0057] (6)经过6次迭代后，译码输出可以从译码器2输出的信息比特的外部后验值L获得(需要经过相应的解交织)，判断这个值得正负，若为正，则判定译码比特为1；若为负，则判定译码比特为0。

[0058] 本发明的有益效果在于：

[0059] 本发明实现了在FPGA上进行Turbo译码，通过部分并行计算，译码速度显著增强。采用本发明的定点化方法，性能损失与浮点译码相比小于0.5db。本发明实现的成果可在众多应用场合发挥作用。

附图说明

[0060] 图1为1/3码率的Turbo译码器；

[0061] 图2为译码器顶层模块的设计图；

[0062] 图3为log-map模块的设计图。

具体实施方式

[0063] 下面通过实施例结合附图进一步说明本发明。

[0064] 实施例：以下提供本发明的一个实例：码长256比特，码率为1/3，编码后有三路输出。发送端进行BPSK调制，调制后的符号经过高斯白噪声信道。接收端对接收到的符号解调，得到输入的软信息。

[0065] 译码的具体步骤如下：

[0066] (1)从信道中一次读入64比特，其中，0～15位代表校验比特2,16～31位代表校验比特1,32～47位代表系统比特。

[0067] (2)将8位系统比特systematic0和8位第一路校验比特yparity1，依次输入log-map模块中，对于本发明中256比特的码长，共需输261次，计算得到一组外部后验信息ext。

[0068] (2.1)根据公式15，计算状态转移概率。外信息初始化为0.

[0069]

[0070] (2.2)根据公式13、14分别计算前向量度和后向量度

[0071]

[0072]

[0073] (2.3)根据公式11计算外部后验信息

[0074] P(Sk-1＝s′,Sk＝s,Y)＝P(s′,s,Yj＜k,Yk,Yj＞k)

[0075] ＝P(Yj＞k|s)P(s,s′,Yj＜k,Yk)

[0076] ＝P(Yj＞k|s)P(s,Yk|s′)P(s′,Yj＜k)

[0077] ＝βk(s)γk(s′,s)αk-1(s′)

[0078] (3)将得到的外部校验信息比特ext交织后加上信道中的系统比特systematic0得到一组新的系统比特systematic2，与第二路校验比特yparity2一起输入log-map模块中，计算得到第二组外部先验概率ext2。计算方法同步骤(2)。

[0079] (4)根据公式15将得到的外部校验信息比特ext2加上交织后的系统比特systematic0得到systematic1，与第一路校验比特yparity1一起输入log-map模块，计算得到第三组外部先验概率ext3。计算方法同步骤(2)。

[0080] (5)循环执行步骤(3)，(4)。循环迭代次数越多，校验信息越多，译码结果越准确。但当迭代次数达到一定的数量，准确率提升就不太明显了。

[0081] (6)对于码块长256比特的信息，经过六次迭代译码后，经过AWGN信道，snr为0时，误比特率的数量级已经达到10-2。经过最后一次次迭代后，将第二个译码器得到的外部校验信息比特ext2加上系统比特systematic0，判断该值得正负，若为正，判定译码比特为1；若为负，判定译码比特为0。

[0082] 以上所述，仅是本发明的较佳实例，本发明所主张的权利范围并不局限于此。本发明还有其他多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员可根据本发明作出各种相应的改变和变形，但这些改变和变形都应属于本发明所附的权利要求的保护范围。

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