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像素处理电路

阅读：939发布：2021-03-03

IPRDB可以提供像素处理电路专利检索，专利查询，专利分析的服务。并且本发明涉及一种处理像素值的方法，包括：在第一读取阶段期间，通过基于第一控制信号和第二控制信号以及第一组增加率控制第一计数器(220-i)增加的速率，来根据像素值产生第一数字值；以及在第二读取阶段期间，通过基于第一控制信号和第二控制信号以及第二组增加率控制所述第一计数器(220-i)增加的速率，来根据像素值产生第二数字值，所述第一组增加率和所述第二组增加率分别针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。，下面是像素处理电路专利的具体信息内容。

权利要求

1.一种处理像素值的方法，包括：

在第一读取阶段和第二读取阶段期间：

-由斜坡转换器(210-i)使第一控制信号(VCi)在基于通过像素阵列的列线读取的像素值(ΔVPIXi)的持续时间内有效；以及-由另一斜坡转换器(210-j)使第二控制信号(VCj)在基于通过所述像素阵列的另一列线读取的另一像素值(ΔVPIXi)的持续时间内有效；

在所述第一读取阶段期间，通过由第一计数器控制电路基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第一组增加率控制第一计数器(220-i)增加的速率，来根据至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率；以及在所述第二读取阶段期间，通过由所述第一计数器控制电路基于所述第二读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一计数器(220-i)增加的速率，来根据至少所述像素值产生第二数字值，所述第二组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中所述第一组增加率与所述第二组增加率不同。

2.根据权利要求1所述的方法，其中，所述第一组增加率限定当所述第一控制信号和所述第二控制信号都有效时所述第一计数器增加的第一速率以及当只有所述第一控制信号有效时所述第一计数器增加的第二速率。

3.根据权利要求2所述的方法，其中，所述第一组增加率还限定当只有所述第二控制信号有效时所述第一计数器增加的另一速率。

4.根据权利要求2或3所述的方法，其中，所述第一速率和所述第二速率在所述第一读取阶段期间不同。

5.根据权利要求1至4中任一项所述的方法，其中，所述第一组增加率和所述第二组增加率分别包括至少一个系数，并且其中，所述第一计数器控制电路包括至少一个寄存器(215)，所述寄存器存储所述第一组增加率或所述第二组增加率的所述至少一个系数(a、b、a+b)。

6.根据权利要求1至5中任一项所述的方法，其中，所述第一组增加率和所述第二组增加率分别包括至少一个系数，并且其中，所述第一计数器控制电路包括至少一个输入总线(BUS1、BUS2、BUS3)，所述输入总线上提供有所述第一组增加率或所述第二组增加率的所述至少一个系数(a、b、a+b)。

7.根据权利要求1至6中任一项所述的方法，其中，所述第二数字值还基于所述第一数字值。

8.根据权利要求1至7中任一项所述的方法，其中：

在所述第一读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时，所述第一计数器以第一速率增加，当所述第一控制信号和所述第二控制信号中仅一个控制信号有效时，所述第一计数器以第二速率增加；以及在所述第二读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时，所述第一计数器以第三速率增加，当所述第一控制信号和所述第二控制信号中仅一个控制信号有效时，所述第一计数器以第四速率增加。

9.根据权利要求1至8中任一项所述的方法，还包括：

由另外的斜坡转换器使第三控制信号在基于在所述第一读取阶段期间通过第三列线读取的另外的像素值(ΔVPIX3)的持续时间内有效；

其中，所述第一数字值进一步根据所述另外的像素值而产生。

10.根据权利要求9所述的方法，还包括：通过由第二计数器控制电路基于所述第一读取阶段期间的至少所述第二控制信号和所述第三控制信号以及基于第三组增加率控制第二计数器(632、634、636)增加的速率，来产生另一第一数字值，所述第三组增加率针对所述第二控制信号和所述第三控制信号的多个状态中的每个状态限定增加率。

11.根据权利要求1至10中任一项所述的方法，还包括：通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第四组增加率控制第三计数器(602-1)增加的速率，来根据至少所述像素值产生另一数字值，所述第四组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率。

12.根据权利要求1至11中任一项所述的方法，其中，所述第一计数器增加的速率通过执行以下中的至少一个来控制：产生增量值并将所述增量值提供给所述第一计数器；以及

调整控制所述第一计数器的时钟信号(CLK)的频率。

13.根据权利要求1至12中任一项所述的方法，还包括通过确定以下中的至少一个来确定所述第一控制信号和所述第二控制信号中的哪个控制信号有效的持续时间最长：所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将有效的控制信号；

所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将无效的控制信号。

14.一种像素处理电路，包括：

斜坡转换器(210-i)，所述斜坡转换器联接至像素阵列的列线(204-i)，且所述斜坡转换器被配置为在第一读取阶段期间，使第一控制信号(VCi)在基于在所述第一读取阶段期间通过所述列线读取的像素值(ΔVPIXi)的持续时间内有效，以及所述斜坡转换器被配置为在第二读取阶段期间，使所述第一控制信号在基于在所述第二读取阶段期间通过所述列线读取的像素值的持续时间内有效；

另一斜坡转换器(210-j)，所述另一斜坡转换器联接至所述像素阵列的另一列线(204-j)，所述另一斜坡转换器被配置为在所述第一读取阶段期间，使第二控制信号(VCj)在基于在所述第一读取阶段期间通过所述另一列线读取的另一像素值(ΔVPIXi)的持续时间内有效，以及所述另一斜坡转换器被配置为在所述第二读取阶段期间，使所述第二控制信号在基于在所述第二读取阶段期间通过所述另一列线读取的另一像素值的第二持续时间内有效；以及第一计数器控制电路(214-i)，所述第一计数器控制电路适于控制第一计数器从而：

通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第一组增加率控制所述第一计数器(220-i)增加的速率，来根据在所述第一读取阶段期间读取的至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率；以及通过基于所述第二读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一计数器(220-i)增加的速率，来根据在所述第二读取阶段期间读取的至少所述像素值产生第二数字值，所述第二组增加率针对所述第一控制信号和第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。

15.一种成像装置，包括根据权利要求14所述的像素处理电路，所述成像装置具有：

第一集成电路(1002)，所述第一集成电路包括所述像素阵列以及所述第一斜坡转换器和所述第二斜坡转换器；以及第二集成电路(1004)，所述第二集成电路相对于所述第一集成电路叠置，所述第二集成电路包括所述第一计数器控制电路，其中，所述第一控制信号和所述第二控制信号通过一个或多个互连(1006)从所述第一集成电路传输至所述第二集成电路。

说明书全文

像素处理电路

技术领域

[0001] 本公开涉及用于像素处理的电路和方法，特别涉及用于执行基于从像素阵列读取的多个像素值的函数的电路和方法。

背景技术

[0002] 对捕获的图像的像素值的处理通常涉及从模拟形式的像素阵列读取像素值，将这些模拟像素值转换为数字像素值，将这些数字像素值存储至存储器，然后使用图像处理器(如FPGA(现场可编程门阵列))来处理这些数字值。

[0003] 这种类型的数字像素处理的缺点是，其对处理能力和资源的要求较高和/或浪费时间。

[0004] 已经提出在对模拟像素值的数字转换期间进行至少一些像素处理。特别地，Lisa McIlarth和Paul Zavracky的标题为“An Architecture for Low-Power Real Time Image an Analysis Using 3D Silicon Technology”的文章描述了一种基于Σ-Δ模数转换器(Sigma Delta ADC)的系统。

[0005] 图1再现了McIlarth文章的图6。光电传感器阵列的输出与Σ-ΔADC并行设置，其中为每个像素提供一个Σ-ΔADC。然后，来自Σ-ΔADC的输出被提供给8位累加器阵列，该8位累加器阵列将由Σ-Δ转换器产生的脉冲转换成数字值，并存储至RAM(随机存取存储器)。

[0006] Σ-ΔADC产生脉冲流，这些脉冲的数目与采样的模拟值成比例。8位累加器对脉冲的数目进行计数，以产生与模拟像素值成比例的数字值。McIlarth介绍了一些相对基本的可以在将Σ-Δ信号转换成数字值时执行的像素操作。例如，为了确定两个像素之间的差异，相应的Σ-Δ信号分别联接至向上/向下计数器的正输入和负输入。

[0007] 这种基于Σ-ΔADC的解决方案有很多缺点。特别地，为每个像素提供Σ-Δ转换器的需求使得该结构比较消耗硅面积。此外，虽然McIlarth建议多个Σ-ΔADC的输出可以复用至每个累加器，但这样的执行方式很受限制，因为所有的Σ-Δ信号是在同样的时间段产生的。

[0008] 此外，为了对每个像素值进行多个操作，需要将每个Σ-ΔADC的输出端联接至一个以上累加器。对这些输出的重复充电和放电会导致高能量消耗。

发明内容

[0009] 本公开的实施方式的目的是至少部分解决一个或多个现有技术的问题。

[0010] 根据一个方面，提供了一种处理像素值的方法，包括在第一读取阶段和第二读取阶段期间：由斜坡转换器使第一控制信号在基于通过像素阵列的列线读取的像素值的持续时间内有效；以及由另一斜坡转换器使第二控制信号在基于通过所述像素阵列的另一列线读取的另一像素值的持续时间内有效；在所述第一读取阶段期间，通过由第一计数器控制电路基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第一组增加率控制第一计数器增加的速率，来根据至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率；以及在所述第二读取阶段期间，通过由所述第一计数器控制电路基于所述第二读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一计数器增加的速率，来根据至少所述像素值产生第二数字值，所述第二组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。

[0011] 根据另一个方面，提供了一种像素处理电路，包括：斜坡转换器，所述斜坡转换器联接至像素阵列的列线，且所述斜坡转换器被配置为在第一读取阶段期间，使第一控制信号在基于在所述第一读取阶段期间通过所述列线读取的像素值的持续时间内有效，以及所述斜坡转换器被配置为在第二读取阶段期间，使所述第一控制信号在基于在所述第二读取阶段期间通过所述列线读取的像素值的持续时间内有效；另一斜坡转换器，所述另一斜坡转换器联接至所述像素阵列的另一列线，所述另一斜坡转换器被配置为在所述第一读取阶段期间，使第二控制信号在基于在所述第一读取阶段期间通过所述另一列线读取的另一像素值的持续时间内有效，以及所述另一斜坡转换器被配置为在所述第二读取阶段期间，使所述第二控制信号在基于在所述第二读取阶段期间通过所述另一列线读取的另一像素值的第二持续时间内有效；以及第一计数器控制电路，所述第一计数器控制电路适于控制第一计数器从而：通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第一组增加率控制所述第一计数器增加的速率，来根据在所述第一读取阶段期间读取的至少所述像素值产生第一数字值，所述第一组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率；以及通过基于所述第二读取阶段期间的至少所述第一控制信号和所述第二控制信号以及基于第二组增加率控制所述第一计数器增加的速率，来根据在所述第二读取阶段期间读取的至少所述像素值产生第二数字值，所述第二组增加率针对所述第一控制信号和所述第二控制信号的多个状态中的每个状态限定增加率，其中，所述第一组增加率与所述第二组增加率不同。

[0012] 根据另一方面，提供了一种像素处理电路，包括：联接至像素阵列的第一列线的第一斜坡转换器，该第一斜坡转换器被配置为使第一控制信号在基于在第一读取阶段期间通过所述第一列线读取的第一像素值的持续时间内有效；联接至所述像素阵列的第二列线的第二斜坡转换器，该第二斜坡转换器被配置为使第二控制信号在基于在所述第一读取阶段期间通过所述第二列线读取的第二像素值的持续时间内有效；以及第一计数器控制电路，该第一计数器控制电路适于控制第一计数器，以通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号改变所述第一计数器增加的速率，来根据至少所述第一像素值和所述第二像素值产生第一数字值。

[0013] 根据一个实施方式，所述第一计数器控制电路适于在所述第一控制信号和所述第二控制信号都有效时将所述第一计数器控制为以第一速率增加以及在只有所述第一控制信号有效时将所述第一计数器控制为以第二速率增加。

[0014] 根据另一实施方式，所述第一计数器控制电路适于在只有所述第二控制信号有效时将所述第一计数器控制为以另一速率增加。

[0015] 根据另一实施方式，所述第一计数器控制电路包括存储至少一个系数的至少一个寄存器，其中，所述速率由所述至少一个系数设置。

[0016] 根据另一实施方式，所述第一计数器控制电路包括其上提供有至少一个系数的至少一个输入总线，其中，所述速率由所述至少一个系数设置。

[0017] 根据另一实施方式，所述第一速率和所述第二速率在所述第一读取阶段期间不同。

[0018] 根据另一实施方式，所述第一斜坡转换器还被配置为使第一控制信号在基于在第二读取阶段期间通过所述第一列线读取的第一像素值的持续时间内有效；所述第二斜坡转换器还被配置为使所述第二控制信号在基于在所述第二读取阶段期间通过所述第二列线读取的第二像素值的持续时间内有效；以及所述第一计数器控制电路适于控制所述第一计数器，以通过基于所述第一读取阶段和所述第二读取阶段期间的所述第一控制信号和所述第二控制信号改变所述第一计数器增加的速率，来根据在所述第一读取阶段期间读取的至少所述第一像素值和所述第二像素值以及在所述第二读取阶段期间读取的所述第一像素值和所述第二像素值产生第一数字值。

[0019] 根据另一实施方式，所述第一计数器控制电路适于：在所述第一读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时将所述第一计数器控制为以第一速率增加，当所述第一控制信号和所述第二控制信号中只有一个有效时将所述第一计数器控制为以第二速率增加；以及在所述第二读取阶段期间，当所述第一控制信号和所述第二控制信号都有效时将所述第一计数器控制为以第三速率增加，当所述第一控制信号和所述第二控制信号中只有一个有效时将所述第一计数器控制为以第四速率增加。

[0020] 根据另一实施方式，所述像素处理电路还包括：联接至所述像素阵列的第三列线的第三斜坡转换器，该第三斜坡转换器被配置为使第三控制信号在基于在所述第一读取阶段期间通过所述第三列线读取的第三像素值的持续时间内有效；其中，所述第一计数器控制电路适于控制所述第一计数器，以通过基于所述第一读取阶段期间的至少所述第一控制信号、所述第二控制信号和所述第三控制信号改变所述第一计数器增加的速率，来根据至少所述第一像素值、所述第二像素值和所述第三像素值产生所述第一数字值。

[0021] 根据另一实施方式，所述像素处理电路还包括：第二计数器控制电路，该第二计数器控制电路适于控制第二计数器，以通过基于所述第一读取阶段期间的至少所述第二控制信号和所述第三控制信号改变所述第二计数器增加的速率，来根据至少所述第二像素值和所述第三像素值产生第二数字值。

[0022] 根据另一实施方式，所述第一计数器控制电路还适于控制第三计数器，以通过基于所述第一读取阶段期间的至少所述第一控制信号和所述第二控制信号改变第三计数器增加的速率，来根据至少所述第一像素值和所述第二像素值产生第三数字值。

[0023] 根据另一实施方式，所述第一计数器控制电路适于通过执行以下之一来改变所述第一计数器增加的速率：产生增量值并将所述增量值提供给所述第一计数器；以及调整控制所述第一计数器的时钟信号的频率。

[0024] 根据另一实施方式，所述像素处理电路还包括逻辑电路，该逻辑电路适于通过确定以下中的至少一个来确定所述第一控制信号和所述第二控制信号中哪个信号有效的持续时间最长：所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将有效的控制信号；所述第一控制信号和所述第二控制信号中的任一个是否是仅有的将无效的控制信号。

[0025] 根据另一方面，提供了一种成像装置，包括上述像素处理电路，所述成像装置具有：第一集成电路，所述第一集成电路包括所述像素阵列以及所述第一斜坡转换器和所述第二斜坡转换器；以及第二集成电路，所述第二集成电路相对于所述第一集成电路叠置，所述第二集成电路包括所述第一计数器控制电路，其中，所述第一控制信号和所述第二控制信号通过一个或多个互连从所述第一集成电路传输至所述第二集成电路。

[0026] 根据另一方面，提供了一种处理像素值的方法，包括：在第一读取阶段期间：由第一斜坡转换器使第一控制信号在基于通过像素阵列的第一列线读取的第一像素值的持续时间内有效；由第二斜坡转换器使第二控制信号在基于通过所述像素阵列的第二列线读取的第二像素值的持续时间内有效；以及通过由第一计数器控制电路基于至少所述第一控制信号和所述第二控制信号改变第一计数器增加的速率，来根据至少所述第一像素值和所述第二像素值产生数字值。

附图说明

[0027] 本发明的上述及其它目的、特点、方面和优点，将从以下实施方式的详细描述中变得明显，实施方式参考附图以示例而非限制的方式给出，在附图中：

[0028] 图1(以上已描述)示出了已知的图像处理架构；

[0029] 图2A示意性示出根据示例实施方式的像素处理电路；

[0030] 图2B更详细地示意性示出根据示例实施方式的图2A的电路的像素单元；

[0031] 图2C更详细地示意性示出根据示例实施方式的图2A的电路的斜坡转换器；

[0032] 图3是示出根据示例实施方式的图2B和图2C的电路中的信号的时序图；

[0033] 图4是示出根据示例实施方式的图2A的电路中的信号的时序图；

[0034] 图5A示出根据示例实施方式的卷积核；

[0035] 图5B示出了根据示例实施方式的图5A的卷积核到图像一部分的应用；

[0036] 图6A示意性示出了根据另一示例实施方式的像素处理电路；

[0037] 图6B更详细示出了根据示例实施方式的图6A的计数器控制电路和计数器块；

[0038] 图7是示出根据示例实施方式的图6A和图6B的电路中的信号的时序图；

[0039] 图8更详细示出了根据替选示例实施方式的图6A的计数器控制电路；

[0040] 图9A示出了根据示例实施方式的用于检测最小和/或最大像素值的电路；

[0041] 图9B和9C是示出根据示例实施方式的图9A的电路中的信号示例的时序图；以及[0042] 图10示意性示出了根据示例实施方式的三维处理架构的透视图。

[0043] 所有附图中，相同的特征用相同的附图标记表示。

具体实施方式

[0044] 图2A示出了根据示例实施方式的用于处理像素数据的电路200。

[0045] 像素单元202(图2A中示出了两个)形成像素阵列(图2A中未示出)的第i列COLi。列COLi的每个像素单元202具有联接至该像素阵列的相应列线204-i的输出端。列线204-i例如通过电流源206联接至地，并通过连接208联接至与列i相关的斜坡转换器210-i。斜坡转换器210-i还通过线路211接收斜坡信号VRAMP。

[0046] 斜坡转换器210-i的输出信号VCi提供给输出线路212，输出线路212联接至与列i相关的计数器控制电路214-i的输入端。计数器控制电路214-i还具有通过线路216联接的另一输入端，用于接收与该像素阵列的第j列(未示出)相关的另一斜坡转换器210-j的输出端处的另一控制信号VCj。斜坡转换器210-j还通过线路211接收斜坡信号VRAMP，并还包括通过线路218联接至第j列的列线204-j(图2中也未示出)的另一输入端。

[0047] 计数器控制电路214-i例如包括存储一组系数a和b的存储器228，以下进行详细描述。

[0048] 计数器控制块214-i的输出端联接至与列i相关的计数器220-i。特别地，计数器控制电路214-i通过线路222提供可变增量值INC给计数器220-i的数据输入端和/或计数器控制电路214-i通过线路224提供可变时钟信号VCLK给计数器220-i的时钟输入端。在一些实施方式中，仅提供可变增量值INC，而时钟输入线路224接收标准时钟信号CLK。
替选地，计数器控制块仅提供可变时钟信号VCLK，不提供可变增量值INC，计数器在每个时钟执行单一增量。替选地，可提供可变增量值和可变时钟信号。在任何情况下，可变增量值INC和/或可变时钟信号VCLK控制计数器220-i随时间增加的速率，以下进行更详细描述。

[0049] 计数器220-i的输出端226提供像素数据。正如以下更详细的说明，该像素数据提供了应用到从像素阵列的第i列和第j列中的每一个读取的至少一个像素值的函数的结果。

[0050] 图2A的像素阵列例如包括上百甚至上千列，虽然未在图2中示出，但每一列例如与斜坡转换器210、计数器控制电路214和计数器220相关。第i列和第j列可以是像素阵列的任何列，例如相邻的列。例如，像素阵列形成图像捕获装置和/或视频捕获装置(如数码相机或摄像机、具有内置摄像头的智能手机等移动电话、PC的网络摄像头、笔记本电脑或平板电脑或其它类似装置)的相机模块的一部分。

[0051] 在操作上，像素阵列例如被逐行读取。然而，在替选实施方式中，像素阵列的行并不被连续读取，而可以以任何顺序被读取。术语“读取阶段”通常用来指定用于同时读取像素阵列的一行的像素的读取操作。然而，该术语同样指定同时读取相比像素阵列的整行更少像素的读取操作，以及同时读取像素阵列的一行以上的读取操作，这在一些实施方式中可行。这样的读取阶段可能是连续的也可能是不连续的。

[0052] 例如，像素阵列以卷帘快门模式工作，由此每行像素的集成期在时间上是交错的。在这种方式下，在每行像素的集成期结束后不久，对应的像素值被读取。

[0053] 替选地，像素阵列的像素单元可适于捕获快照图片，换句话说，应用全局快门。在这种情况下，每个像素单元例如包括存储装置，如电容器，用于存储像素值直到该行被读取。

[0054] 在每个读取阶段期间，像素值例如通过每个列线204-i、列线204-j被读取，并由相应的斜坡转换器210-i、斜坡转换器210-j转换成控制信号，这些控制信号在基于像素值水平的持续时间内有效。特别地，斜坡转换器210-i、斜坡转换器210-j分别产生控制信号VCi、控制信号VCj，每个控制信号在基于对应像素值的持续时间内有效。

[0055] 计数器控制电路214-i适于接收这些控制信号VCi和控制信号VCj，并根据这些控制信号改变计数器220-i增加的速率。取决于如何执行该控制，可以在这些像素值上执行各种各样的函数。

[0056] 例如，在一个实施方式中，该计数器控制电路214-i适于简单执行两个像素值的相加，如以下表I所示。表I在第三列示出了可针对示出在表I的第一列和第二列的信号VCi、信号VCj的四种可能状态中的每一状态产生的示例性增量值INC。特别地，计数器220-i在控制信号VCi、控制信号VCj中的仅一个有效时加1，在控制信号VCi和控制信号VCj都有效时加2。作为替选实施方式，表I还在第四列示出了可由计数器控制电路214-i基于控制信号VCi、控制信号VCj提供给计数器的时钟信号VCLK的频率。频率f例如是该装置的正常时钟频率的一部分。

[0057]VCi VCj INC值 VCLK频率
0 0 0 0
1 0 1 F
0 1 1 F
1 1 2 2f

[0058] 表I

[0059] 作为替选示例，加权像素值的总和可通过使用以下示出在表II中的增量值或时钟频率值来获得，其中a和b是像素值的加权系数。例如，系数a和系数b存储在上述计数器控制电路214-i的存储器228中。每个系数a和系数b可以是正的或负的。

[0060]VCi VCj INC值 VCLK频率
0 0 0 0
1 0 A af
0 1 B bf
1 1 a+b (a+b)f

[0061] 表II

[0062] 作为另一示例，从一个像素值中减去另一个像素值可通过使用以下表III的增量值来实现，其中系数a例如等于1，或等于另一值以应用加权。减法也可基于时钟信号VCLK的变化来形成。例如，该计数器包括基于增量值的符号被控制的指示向上计数还是向下计数的控制输入。同时，时钟VCLK的频率等于af，因此由权重a确定。

[0063]VCi VCj INC值
0 0 0
1 0 a
0 1 -a
1 1 0

[0064] 表III

[0065] 在一些实施方式中，权重即系数在信号VCi、信号VCj有效期间变化，从而允许其它函数(如对数函数或指数函数)被应用到像素值。此外，如上所述，任何系数可以是正的或负的。

[0066] 参考图2B、图2C和图3将更详细地描述图2A的像素处理电路200的操作。

[0067] 图2B示出了形成像素单元202的电路的示例。光电二极管230通过MOS晶体管232联接至感测节点234。晶体管232的栅极节点由传输门信号TG控制。感测节点234联接至MOS晶体管236的栅极节点，MOS晶体管236的漏极联接至电源电压VDD，MOS晶体管
236的源极通过读取晶体管238联接至列线204-i，读取晶体管238的栅极节点由读取信号READ控制。复位晶体管240联接在感测节点234和电源电压VDD之间，复位晶体管240的栅极节点由复位信号RST控制。

[0068] 图2B的像素电路为4T像素电路，其操作对于本领域技术人员来说是公知的，不再详细讨论。总之，在像素阵列的集成阶段结束时，传输晶体管232用于将由光电二极管积累的负电荷传输至感测节点234。之后，在随后或同时在像素阵列中逐行执行的读取操作期间，在信号READ和信号RST的控制下，感测节点234的电压通过感测晶体管236和读取晶体管238输出在列线204-i上。

[0069] 可以使用其它类型的像素电路，如3T电路或2.5T电路，其与4T电路的工作方式类似，为本领域技术人员所熟知。此外，如上所述，也可使用适于工作在全局快门模式下的像素电路，这样的像素单元例如具有用于存储像素值直到其被读取的存储装置。

[0070] 图2C示出了斜坡转换器210-i的示例。斜坡转换器210-j例如由相同的电路实现。这样的电路例如在G.G.Storm等的标题为“Continuous Time Column Parallel Readout for CMOS Image Sensor”(2007International image sensor workshop,2007年6月6-10日)的出版物中有更详细的描述，其在法律允许的范围内通过引用并入本文。

[0071] 如图2C所示，输入线路208接收从列COLi的选定像素单元读取的像素值VPIXi，并通过电容器C1联接至放大器252的输入端250。节点250还通过电容器C2联接至接收斜坡信号VRAMP的线路211。该放大器252的输出节点254通过包括开关256的反馈路径联接至输入节点250。

[0072] 放大器252的输出节点254通过电容器C3进一步联接至另一放大器260的输入节点258。放大器260的输出节点联接至线路212并提供图2A的控制信号VCi。该输出节点还通过包括开关262的反馈路径联接至输入节点258。

[0073] 开关256和开关262分别由信号AZ1和信号AZ2控制。

[0074] 图2B和图2C的电路的操作将参考图3的时序图进行描述。

[0075] 图3是示出了如下的示例的时序图：图2A的像素单元202的读取信号READ、复位信号RST和传输门信号TG；以及图2C的斜坡转换器的信号VPIXi、放大器252的输入端处的信号Vg、信号VCi、开关信号AZ1、开关信号AZ2和斜坡信号VRAMP。

[0076] 起初，在读取阶段n的开始时间t0处例如信号READ、信号RST、信号AZ1和信号AZ2全部有效，虽然在替选实施方式中，这些信号的有效性可以以任何激活顺序相对彼此偏移。因此，在选定像素单元的感测节点处的值通过线路208输出以提供信号VPIXi的第一值。特别地，信号VPIXi例如达到对应复位电压和噪声的电平302。当信号AZ1和信号AZ2高时，放大器252和放大器260变得平衡并导致节点250的电压Vg上升至电平Vref1。之后，复位信号的下降沿停止信号VPIXi上的噪声，但维持复位电平。

[0077] 在时间t1，信号AZ1的下降沿开启开关256，产生注入到Vg的电荷，使得节点250处的电压Vg下降到图3中标记为Vref2的电平。

[0078] 之后，信号AZ2的下降沿导致开关262开启，使得电容器C3储存放大器252的输出254。

[0079] 接着，在信号TG有效的时间t2处，引起电压Vg下降至电平Vref2-ΔVPIXi。该压降ΔVPIXi对应于此处所称的像素单元的“像素值”，并代表所捕获的信号。在时间t2处，信号TG的上升沿还引起放大器260的输出端处的信号VCi的上升沿304。不久之后，在时间t3，斜坡信号VRAMP开始上升，例如以线性方式，虽然也可能是斜坡信号的其它形式，如二次形式或指数形式。这导致电压Vg的相应上升。当电压Vg达到电平Vref2时，放大器260的输出降低，如图3中的信号VCi的下降沿306所表示的。因此，信号VCi具有取决于已读取的像素值的电平的持续时间Di的脉冲P1。

[0080] 在时间t4，读取阶段n结束时，信号READ和信号TG例如低，以及信号VPIXi、信号Vg和信号VRAMP例如降低。

[0081] 应当注意，在图3的示例中，脉冲P1的开始与斜坡VRAMP的开始并不同步，因此，脉冲持续时间Di具有等于t3-t2的额外的恒定时间偏移。在替选实施方式中，脉冲P1的开始可以与斜坡信号VRAMP的开始同步。

[0082] 图3中的后续信号表示后续的读取阶段n+1，其中像素阵列的行n+1例如被读取。信号与读取阶段n中的信号相同，并已标记有具有添加了撇号的相似参考标记，不再详细描述。在读取阶段n+1中，基于读取的新像素值，信号VCi具有持续时间Di’的脉冲P2。

[0083] 图4示出了在连续的读取阶段n和读取阶段n+1期间图2A中的来自斜坡转换器210-i的信号VCi和来自斜坡转换器210-j的信号VCj的示例、由计数器控制电路214-i产生的信号INC和信号VCLK的示例、以及存储在计数器220-i内的计数值COUNT的示例。

[0084] 在第一读取阶段n中，信号VCi和信号VCj例如分别有上升沿402和上升沿404，在大致相同的时间下降。在图4的示例中，计数器控制电路214-i适于进行在读取阶段n和读取阶段n+1中对对应于信号VCi和信号VCj的像素值的简单相加。

[0085] 在一个示例中，计数器控制电路214-i基于信号VCi和信号VCj产生增量信号INC。当信号VCi和信号VCj都为低时，信号INC等于零，因此COUNT值不增加。当信号VCi和信号VCj都为高时，增量信号INC等于2。当信号VCi和信号VCj中只有一个为高时，增量信号INC等于1。因此，在图3中的读取阶段n期间，增量信号在上升沿402、上升沿404的时间和信号VCi的下降沿406的时间之间等于2，在信号VCi的下降沿406的时间和信号VCj的下降沿408的时间之间等于1。在随后的读取阶段n+1期间，增量信号INC在信号VCi、信号VCj的上升沿410、上升沿412的时间和信号VCj的下降沿414的时间之间等于2，在信号VCj的下降沿414的时间和信号VCi的下降沿416的时间之间等于1。

[0086] 在替选示例中，计数器控制电路214-i基于信号VCi和信号VCj产生时钟信号VCLK。当信号VCi和信号VCj都为低时，信号VCLK没有时钟沿，因此COUNT值不增加。当信号VCi和信号VCj都为高时，时钟信号VCLK具有较高的频率2f。当信号VCi和信号VCj中只有一个为高时，时钟信号VCLK具有较低的频率f。因此，在图3中的读取阶段n期间，时钟信号的频率在上升沿402、上升沿404的时间和信号VCi的下降沿406的时间之间为2f，在信号VCi的下降沿406的时间和信号VCj的下降沿408的时间之间等于f。在随后的读取阶段n+1期间，时钟信号INC的频率在信号VCi、信号VCj的上升沿410、上升沿412的时间和信号VCj的下降沿414的时间之间为2f，在下降沿414的时间和信号VCi的下降沿
416的时间之间等于f。

[0087] 无论使用基于信号INC的控制技术或使用基于信号VCLK的控制技术，计数信号COUNT将在信号VCi和信号VCj都为高的期间以第一速率上升，而在信号VCi和信号VCj中只有一个为高的期间以第二较低速率上升。如果计数器220-i在读取阶段n和读取阶段n+1之间不复位，则计数是累积的，如图4所示。替选地，取决于待应用的函数，计数值可复位。

[0088] 应用于像素值的另一个函数的示例将参考图5A、图5B、图6A、图6B、图7和图8来描述。

[0089] 图5A示出了定义了待应用到图像中的相邻像素的函数的核502的示例。在图5A的示例中，该核是应用于三乘三像素子块的像素的卷积核。该核定义了九个系数a到i。特别地，在图5A的示例中，系数a、系数b和系数c应用于顶行像素的左列、中列和右列，系数d、系数e和系数f应用于中间行像素的左列、中列和右列，以及系数g、系数h和系数i应用于底行像素的左列、中列和右列。系数a到系数i的每一个可以是正的或负的。具有全部正系数的核允许例如待被计算的对应像素值的加权平均。例如正系数和负系数的使用允许轮廓提取或检测。

[0090] 图5B示出了捕获的像素阵列图像的一部分504的示例，其为七列宽和六列高。提供了从每个单元读取的像素值的示例，表示为0和6之间的整数值，虽然事实上像素值是可具有任何较广范围电平的模拟电压电平。

[0091] 如图5B所示，假设核位于对应于图像部分504的相邻列COL1、列COL2和列COL3和相邻行ROW1、行ROW2和行ROW3的像素块上。在这个示例中，该块中对应于核502的系数a到系数i的位置的像素值等于5、1、1、1、1、2、6、1、2。当应用该核时，结果例如与子块中的中心像素相关。因此，在图5B的示例中，列COL2、行ROW2的像素例如等于：

[0092] Pix2,2＝5a+b+c+d+e+2f+6g+h+2i

[0093] 在一个示例中，系数a、系数c、系数g、系数i等于0，系数b、系数d、系数f、系数h等于1，以及系数e等于5。因此，在这样的示例中，像素Pix2,2例如等于10。在替选示例中，有许多其它可以应用的核类型，例如如上的核但是系数b、系数d、系数f、系数h等于-1而不是1，或者具有所有系数a到系数i等于1的核以对9个像素值进行简单相加。

[0094] 当应用到整个图像时，核502被应用到所有像素，使得每个像素基于其周围的像素被分配一个值。针对在图像边缘的像素，由于不能获得用于核的所有三乘三输入的像素值，则例如将默认的输入用于缺失值，或者在某些情况下，为这些像素提供未修改的像素值，因此产生的图像比原始图像稍小。

[0095] 图6A示出了像素阵列的一部分、以及像素数据处理电路，用于应用图5A中的三乘三卷积核502。示出了像素单元202的四个列COL0到列COL3，例如，为像素阵列的左侧三列。也示出了像素单元的三个行n-1、行n和行n+1，例如，对应像素阵列的底部三行。

[0096] 列线204-0、列线204-1、列线204-2和列线204-3分别对应于列COL0到列COL3，分别联接至对应的斜坡转换器210-0、斜坡转换器210-1、斜坡转换器210-2和斜坡转换器210-3。这些斜坡转换器210-0到斜坡转换器210-3分别提供控制信号VC0、控制信号VC1、控制信号VC2和控制信号VC3。每一列COL0到列COL3具有与其相关的相应的计数器控制电路214-0、计数器控制电路214-1、计数器控制电路214-2和计数器控制电路214-3。在这个示例中，每个信号VCi提供给对应的列的计数器控制电路以及每一侧相邻列的计数器控制电路。特别地，信号VC0提供给计数器控制电路214-0和计数器控制电路214-1，信号VC1提供给计数器控制电路214-0、计数器控制电路214-1和计数器控制电路214-2，信号VC2提供给计数器控制电路214-1、计数器控制电路214-2和计数器控制电路214-3等。每个计数器控制电路214-0到计数器控制电路214-3控制对应的计数器块602-0到计数器块
602-3，其中每个计数器块输出卷积产生的像素值，特别是值PIX0,n-1到值PIX3,n-1，对应于列COL0到列COL3和行n-1。

[0097] 图6B更详细示出了根据一个示例的图6A中的计数器控制电路214-1和计数器块602-1。图6A中的其它计数器控制电路和计数器块具有相同的结构。

[0098] 如图所示，在线路204-0上的来自斜坡转换器210-0的信号VC0联接至三个寄存器602、寄存器604和寄存器606中的每个的启动输入端，其中三个寄存器602、寄存器604和寄存器606分别存储了图5A的核的系数a、系数d和系数g。类似地，在线路204-1上的来自斜坡转换器210-1的信号VC1联接至三个寄存器608、寄存器610和寄存器612中的每个的启动输入端，其中三个寄存器608、寄存器610和寄存器612分别存储了图5A的核的系数b、系数e和系数h。类似地，在线路204-2上的来自斜坡转换器210-2的信号VC2联接至三个寄存器614、寄存器616和寄存器618中的每个的启动输入端，其中三个寄存器614、寄存器616和寄存器618分别存储了图5A的核的系数c、系数f和系数i。

[0099] 寄存器602、寄存器608和寄存器614的输出端联接至三值加法器620的对应输入端，寄存器604、寄存器610和寄存器616的输出端联接至三值加法器622的对应输入端，以及寄存器606、寄存器612和寄存器618的输出端联接至三值加法器624的对应输入端。加法器620、加法器622和加法器624的输出端分别提供给三个复用器626、复用器628和复用器630的对应输入端。

[0100] 复用器626、复用器628和复用器630的输出端分别联接至计数器块602-1的各计数器632、计数器634和计数器636的输入端，并分别提供增量值INCA、增量值INCB和增量值INCC。每个计数器632到计数器636由时钟信号CLK控制，例如还分别接收对应的复位信号RA、复位信号RB和复位信号RC。

[0101] 计数器632的输出端例如联接至由时钟信号COUTA控制的触发器638。类似地，计数器634的输出端例如联接至由时钟信号COUTB控制的触发器640，以及计数器636的输出端例如联接至由时钟信号COUTC控制的触发器642。触发器638、触发器640和触发器642例如存储计数器结果并在合适的时间提供像素值。在替选实施方式中，这些触发器可以省略。

[0102] 在仅接收两个信号VC0和信号VC1的计数器控制电路214-0的情况下，寄存器602、寄存器604和寄存器606例如可以省略，以及默认值例如被增加到由每个计数器632、计数器634和计数器636达到的计数值。在替选实施方式中，计数器控制电路214-0和计数器块602-0可以省略。

[0103] 图6A和图6B的电路操作将参考图7的时序图进行描述。

[0104] 图7示出了控制信号VC0、控制信号VC1和控制信号VC2、增量信号INCA、计数器632的计数值CNTRA、时钟信号COUTA和复位信号RA的示例。

[0105] 示出了三个连续的读取阶段n-1、读取阶段n、读取阶段n+1，在这三个读取阶段期间像素阵列的行n-1、行n、行n+1被读取。

[0106] 在图7的示例中，控制信号VC0、控制信号VC1和控制信号VC2没有彼此同步的上升沿或下降沿，这并不影响电路的操作。

[0107] 在读取周期n-1期间，当信号VC0有效时，增量值INCA包括系数a，当信号VC1有效时，增量值INCA包括系数b，以及当信号VC2有效时，增量值INCA包括系数c。这通过使用信号VC0到信号VC2以启动图6B的对应的寄存器602、寄存器608和寄存器614、使用加法器620以对系数求和、以及使用复用器626以将加法器620的输出传递给计数器632来实现。在图7的示例中，最初只有信号VC0有效，以及信号INCA仅等于系数a。之后，三个信号VC0到信号VC2全部有效，以及信号INCA等于a+b+c。然后，只有信号VC1有效，因此信号INCA仅等于b。

[0108] 在随后的读取周期n期间，复用器626将加法器624的输出端联接至计数器632，因此信号INCA基于分别存储系数d、系数e和系数f的寄存器604、寄存器610和寄存器616。因此，当信号VC0有效时，增量值INCA包括系数d，当信号VC1有效时，增量值INCA包括系数e，当信号VC2有效时，增量值INCA包括系数f。

[0109] 在随后的读取周期n+1期间，复用器626将加法器624的输出端联接至计数器632，因此信号INCA基于分别存储系数g、系数h和系数i的寄存器606、寄存器612和寄存器618。因此，当信号VC0有效时，增量值INCA包括系数g，当信号VC1有效时，增量值INCA包括系数h，当信号VC2有效时，增量值INCA包括系数i。

[0110] 信号CNTRA表示计数器632在三个读取阶段n-1、读取阶段n和读取阶段n+1期间存储的计数值。如图所示，基于信号VC0、信号VC1和信号VC2中的哪个信号有效以及基于假设的系数a到系数i的值，计数值增加的速率不同。

[0111] 信号COUTA在读取阶段n+1结束时变高，从而导致计数器632已经达到的累积值的输出。此外，例如，复位信号RA在短时间后变高，从而使计数器632的计数值复位为零。

[0112] 在图7的读取周期n-1、读取周期n和读取周期n+1期间表示的与信号INCA有关的操作，例如每三个读取周期重复一次，直到像素阵列的所有行已被读取。

[0113] 图6B中控制计数器634和计数器636的其它信号INCB和信号INCC以与信号INCA类似的方式产生，除了当计数器632通过复用器626联接至加法器620的输出端时，计数器634通过复用器628联接至加法器622的输出端，以及计数器636通过复用器630联接至加法器624的输出端。则当计数器632通过复用器626联接至加法器622的输出端时，计数器634通过复用器628联接至加法器624的输出端，以及计数器636通过复用器630联接至加法器620的输出端。最后，当计数器632通过复用器626联接至加法器624的输出端时，计数器634通过复用器628联接至加法器620的输出端，以及计数器636通过复用器
630联接至加法器622的输出端。在这种方式下，在连续的读取阶段期间，三个计数器632、计数器634和计数器636轮流输出待被读取的对应于前一行的像素值。此外，信号COUTB和信号RB，以及信号COUTC和信号RC在相应读取周期结束时有效。例如，信号COUTB和信号RB在图7中的读取周期n-1结束时有效，并在读取周期n-1后的每第三个读取周期结束时有效，以及信号COUTC和信号RC在读取周期n结束时有效，并在读取周期n后的每第三个读取周期结束时有效。

[0114] 图8示出了根据替选实施方式的计数器控制电路214-0，其中系数通过三个总线提供而不存储在寄存器中。特别地，总线BUS1提供系数a、系数d和系数g，总线BUS2提供系数b、系数e和系数h，以及总线BUS3提供系数c、系数f和系数i。总线BUS1、总线BUS2和总线BUS3分别联接至复用器802、复用器804和复用器806的第一输入端。复用器802、复用器804和复用器806的第二输入端接地。复用器802、复用器804和复用器806分别由信号VC0、信号VC1和信号VC2控制。

[0115] 当信号VC0为高时，复用器802将系数a、系数d和系数g分别联接至加法器620、加法器622和加法器624的第一输入端。当信号VC0为低时，这些输入端接地。类似地，当信号VC1为高时，复用器804将系数b、系数e和系数h分别联接至加法器620、加法器622和加法器624的第二输入端。当信号VC1为低时，这些输入端接地。当信号VC2为高时，复用器806将系数c、系数f和系数i分别联接至加法器620、加法器622和加法器624的第三输入端。当信号VC2为低时，这些输入端接地。

[0116] 因此，图8的计数器控制电路214-0的操作与图6B的计数器控制电路的操作类似，除了对系数的外部控制可以实时提供，从而允许更复杂的核被应用。

[0117] 图6A、图6B和图8的示例电路对应于计数器控制电路产生增量值而非可变频率时钟信号VCLK的实施方式。对于本领域技术人员来说，如何调整图6A和图6B的电路以产生可变频率时钟信号是显而易见的。例如，复用器626、复用器628和复用器630的输出端可通过数控振荡器联接至对应的计数器632、计数器634和计数器636的时钟输入端，该数控振荡器用来将数字值转换成对应频率的时钟信号。替选地，复用器626、复用器628和复用器630的输出端可用来选择多个时钟信号中的一个，每个时钟信号与其它时钟信号的频率不同。所选择的时钟信号提供给对应计数器632、计数器634和计数器636的时钟输入端。作为变型，信号VC0、信号VC1和信号VC2可以直接用来在多个时钟信号中快速选择，在这种情况下，寄存器602到寄存器618以及加法器620到加法器624可以省略。在任何情况下，系数a到系数i和/或多个不同频率的时钟信号限定了在给定的读取阶段期间针对控制信号的至少一些可能的状态应用的一组增加率。

[0118] 通过在寄存器中存储系数或在总线上提供时钟信号和/或系数，第一组增加率可以在第一读取阶段期间应用，以及第二组增加率可以在第二读取阶段期间应用，第一读取阶段和第二读取阶段例如对应于由像素阵列捕获的同一图像的像素的不同读取阶段，或对应于由像素阵列捕获的不同图像的像素的读取阶段。每一组增量值例如针对控制信号的多个状态限定了增加率，以及第一组增加率和第二组增加率例如彼此不同。

[0119] 在一些实施方式中，可变时钟信号频率和可变增量可用来使增加率在一些或所有读取阶段不同。这样的解决方案例如允许用于存储系数的存储器需求的减少。例如，不同频率的多个时钟信号可以用来对增加率进行粗略选择，以及增量值可以不同以对增加率进行精细选择。

[0120] 除了如上所述对多个像素值执行函数外，控制信号VC0、控制信号VC1和控制信号VC2可用来执行其它函数，其中的例子现在将参考图9A、图9B和图9C进行描述。

[0121] 图9A示出了用于确定与控制信号VC0、控制信号VC1和控制信号VC2相关的像素值中的最小像素值或最大像素值的电路900的示例。三个信号VC0、信号VC1和信号VC2联接至逻辑块902的输入端，逻辑块902的输出端联接至三个与(AND)门904、与门906和与门908的每一个的第一输入端。每个门904、门906和门908的第二输入端分别接收信号VC0、信号VC1和信号VC2。

[0122] 为了检测最大像素值，逻辑块902检测何时控制信号VC0、控制信号VC1和控制信号VC2中只有一个为高。因此，当来自门904、门906和门908的信号S0、信号S1和信号S2中的一个变高时，这指示三个信号VC0、信号VC1和信号VC2中为高的信号，该信号对应于最大像素值。

[0123] 为了检测最小像素值，逻辑块902检测何时控制信号VC0、控制信号VC1和控制信号VC2中只有一个为低。在这种情况下，当来自门904、门906和门908的信号S0、信号S1和信号S2中的两个信号变高而一个信号保持低时，保持低的信号指示具有最低值的像素值。

[0124] 事实上，如图9B和图9C的时序图所示，不论控制信号VC0、控制信号VC1和控制信号VC2在其各自的脉冲开始或结束时是否同步，最小脉冲持续时间对应于控制信号最先降低或最晚升高的像素，以及最大脉冲持续时间对应于控制信号最晚降低或最先升高的像素。

[0125] 图10示出了实现本文中描述的像素处理电路的三维成像装置1000的示例。该装置1000包括集成电路1002，集成电路1002包括像素单元202的像素阵列和斜坡转换器210-i和斜坡转换器210-j，斜坡转换器与每列相关。该装置1000还包括相对于集成电路
1002叠置的集成电路1004，集成电路1004包括与每列相关的计数器控制电路和计数器。集成电路1004还包括例如用于存储处理的像素数据的存储器和/或数字图像处理器。在图
10的光从上方落在像素阵列上的示例中，集成电路1004例如形成在集成电路1002的下方，换句话说，在像素阵列的光所落下的侧的相反侧。

[0126] 在集成电路1002和集成电路1004之间形成互连1006，用于将控制信号VCi、控制信号VCj或每列的控制信号从集成电路1002传输至集成电路1004。例如，该互连可以由导电柱形成，或通过在中间基板(图10未示出)中形成的通孔而形成，或通过任何其它已知的用于叠加的集成电路的互连工艺而形成。

[0127] 本文中描述的实施方式的优点是，函数可以在模数转换的同时以能量有效的方式应用于从像素阵列读取的像素值。特别地，通过使用斜坡转换器来产生在基于读取的像素值的持续时间内有效的控制信号，这样的控制信号可以被复制并以最小的能量消耗发送，因为其一旦在脉冲开始时仅仅涉及充电输出线路，然后在脉冲结束时涉及对该线路进行放电。此外，这样的信号可以以简单的方式有利地转换成用于控制计数器的控制信号，从而产生由应用的函数引起的数字值。

[0128] 本文中描述的实施方式的另一优点是，每个斜坡转换器和每个计数器控制电路可以由同一列的所有像素单元共享，从而导致相对紧凑的解决方案。

[0129] 本文中描述的实施方式的另一优点是，在计数器控制块214-i用增量值控制计数器220-i的情况下，用于钟控计数器220-i或每个计数器块602的计数器632、计数器634和计数器636的时钟信号CLK的时钟频率可以被调整，以改变由此产生的数字值的分辨率。此外，通过降低频率，可减少功率消耗。

[0130] 虽然许多具体的实施方式已被描述，但是对于本领域技术人员来说，可以应用各种各样的修改是显而易见的。

[0131] 例如，虽然已经描述了涉及2个、4个或9个像素值的函数的示例，但本文描述的原理可扩展至涉及任何数量的像素值的函数是显而易见的。

[0132] 此外，对于本领域技术人员来说，描述的与任何实施方式有关的任何特征可以与其它描述的特征以任何方式组合是显而易见的。例如，描述的与图8有关的总线可以用在图2A的实施方式中以提供两个系数a和系数b，例如作为对计数器控制电路214-i的额外输入，在这种情况下，寄存器228可以省略。

[0133] 显然，图2C的斜坡转换器的示例仅仅是一个例子，可以使用替选类型的斜坡转换器来产生控制信号VCi和控制信号VCj。例如，可以使用所谓的“双斜坡”转换器。

[0134] 对于本领域技术人员来说，每次信号被描述为高或低，或有上升沿或下降沿，相反的情况也可以被实现同样是显而易见的。此外，对于本领域技术人员来说，当信号被描述为有效时其可能对应于逻辑高状态或逻辑低状态是显而易见的。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	692
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	74
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	547
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
像素-专利编号CN107038999A	2020-05-12	507
像素-专利编号CN108231001A	2020-05-11	557

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