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序号	专利名	申请号	申请日	公开（公告）号	公开（公告）日	发明人
1	半导体装置以及半导体装置的制造方法	CN202410924563.3	2019-02-19	CN118800810A	2024-10-18	山崎舜平; 马场晴之; 村山史织
提供一种半导体装置以及半导体装置的制造方法。半导体装置包括晶体管，该晶体管包括：第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第三氧化物、第二氧化物上的第一导电体及第二导电体、第二绝缘体、第三导电体、第一导电体及第二导电体上的第四绝缘体、第四绝缘体上的第三绝缘体，其中在第三绝缘体及第四绝缘体中设置到达第二氧化物的开口，以覆盖开口的内壁的方式配置第三氧化物，以隔着第三氧化物覆盖开口的内壁的方式配置第二绝缘体，以隔着第三氧化物及第二绝缘体填充开口的方式配置第三导电体，并且在晶体管的沟道长度方向上，第一绝缘体的底面和与第二导电体相对的第一导电体的侧面所形成的角度小于90度。
2	一种氮化镓传感器及其制备方法	CN202410679239.X	2024-05-29	CN118800797A	2024-10-18	于洪宇; 汪青; 王中锐; 蒋洋; 杜方洲; 李汶懋
本发明公开了一种氮化镓传感器及其制备方法，所述氮化镓传感器包括外延结构，所述外延结构从上至下依次包括：势垒层、沟道层、缓冲层和衬底；其中，所述势垒层的上表面设置有源极和漏级；所述源极和漏级之间设置有若干个栅极；所述源极、漏级和栅极彼此平行且间隔排布，共同形成齿状结构；所述势垒层的上表面还设置有钝化层；所述源极、漏级和栅极均被所述钝化层覆盖；所述栅极的数量≥2。本发明提供了一种高性能、高可靠性、多功能的便携式氮化镓传感器系统，且易大规模集成和生产，对实现高性能、高可靠性、多功能的便携式氮化镓传感器系统具有重要意义。
3	半导体装置	CN202280051723.7	2022-07-21	CN117769762B	2024-10-18	神田裕介
半导体装置(100A)具有：第1氮化物半导体层(103)；第2氮化物半导体层(104)；源极电极(301)及漏极电极(302)；以及栅极电极(401)，与源极电极(301)及漏极电极(302)隔开间隔设置，与第2氮化物半导体层(104)接触；栅极电极(401)包括：第1阻挡层(401a)，由TaN构成，层厚为Z1，与第2氮化物半导体层(104)肖特基接合；第2阻挡层(401b)，与第1阻挡层(401a)之上接触地设置，由TiN或WN构成，层厚为Z2；以及布线层，与第2阻挡层(401b)之上接触地设置；Z1及Z2满足200nm≥Z1+Z2≥50nm，Z1Z1>3nm。
4	基于纳米沟道阵列的薄势垒GaN SBD器件及其制备方法	CN201810706771.0	2018-06-29	CN108962976B	2024-10-11	刘新宇; 王成森; 王鑫华; 王泽卫; 黄森; 康玄武; 魏珂; 黄健
本公开提供了一种基于纳米沟道阵列的薄势垒GaN SBD器件及其制备方法；所述基于纳米沟道阵列的薄势垒GaN SBD器件，包括：衬底；形成于所述衬底上的薄势垒Al(In，Ga)N/GaN 异质结构；形成于所述薄势垒Al(In，Ga)N/GaN异质结构非阳极区域上的SiNx电荷恢复层；形成于所述薄势垒Al(In，Ga)N/GaN异质结构阳极区域上的纳米沟道阵列结构；以及形成于所述SiNx电荷恢复层通孔中的阴极金属和形成于所述纳米沟道阵列结构上的阳极金属。本公开GaN SBD器件及其制备方法能够获得低开启电压、高正向电流密度和低反向漏电。
5	氮化物半导体装置及其制造方法	CN202380023131.9	2023-01-18	CN118743033A	2024-10-01	四方启太
氮化物半导体装置1包括具有第一主面2a及其相反的第二主面2b的SiC基板2、形成于第一主面2a上且电阻率低于SiC基板2的低电阻SiC层3、形成于低电阻SiC层3且电阻率比低电阻SiC层3高的高电阻SiC层4以及配置于高电阻SiC层4的氮化物外延层20。
6	晶体管、电路基板以及显示装置	CN202410204219.7	2024-02-23	CN118738134A	2024-10-01	竹内洋平; 川崎达也; 原健吾; 杉野雅史; 今井元; 大东彻
一种晶体管、电路基板以及显示装置，在保证良好的成品率的同时抑制热载流子的产生。晶体管(T2)具备：第1 电极(30)；第1 半导体部(31)，其包括半导体材料，至少一部分配置为与第1电极重叠；第1绝缘膜(34)，其介于第1电极和第1半导体部之间；第2电极(32)，其配置为与第1半导体部的一部分重叠，连接到第1半导体部；以及第3电极(33)，其位于与第2电极相同的层，配置为与第1半导体部的一部分重叠，连接到第1半导体部，第2电极被设为比第3电极低的电位，第3电极具有：第1部(33B)，其相对于第2电极空开间隔配置；以及第2部(33C)，其相对于第2电极空开间隔配置在与第1部侧相反的一侧。
7	一种晶体管阵列和晶体管阵列的制备方法	CN202410806918.9	2024-06-21	CN118738053A	2024-10-01	张孝珩; 刘海民
本申请提供了一种晶体管阵列和晶体管阵列的制备方法，属于半导体技术领域。晶体管阵列包括基底以及位于基底上的多个晶体管单元以及共用隔离层；多个晶体管单元包括共用源极端和多个电极组，且，共用源极端、共用隔离层和多个电极组在基底上沿第一方向顺序排列；其中，共用源极端包括多个晶体管单元的源极；多个电极组为多个晶体管单元的电极组，每个电极组包括栅极和漏极。上述技术方案中将多个晶体管单元的源极结构合并为共用源极端，不仅大大节省了晶体管阵列所占的面积，有利于节省制造成本，同时能够有效平衡导电性能和抗静电性能。
8	半导体结构和PFC电路	CN202410706509.1	2024-05-31	CN118712220A	2024-09-27	郭芬; 索曌君; 李仁刚
本申请实施例提供了一种半导体结构和PFC电路，其中，该半导体结构包括：衬底；第一沟道层，位于衬底的一侧；介质层，位于第一沟道层的远离衬底的一侧；栅极，位于介质层的远离衬底的部分表面上；源极，从介质层的远离衬底的部分表面上经过介质层的一个侧面延伸到第一沟道层的部分侧面上，源极位于栅极的一侧，且与栅极不接触；漏极，从介质层的远离衬底的部分表面上经过介质层的另一个侧面延伸到第一沟道层的部分侧面上，漏极位于栅极的另一侧，且与栅极不接触。通过本申请，解决了现有技术中传统的AlGaN/GaN界面的载流子浓度低导致器件的电流密度较低的问题。
9	氮化物半导体装置	CN202280091589.3	2022-12-19	CN118696416A	2024-09-24	大岳浩隆
氮化物半导体装置(10)包括电子渡越层(16)、电子供给层(18)、包含受主型杂质的栅极层(22)、栅极电极(24)、钝化层(26)、源极电极、漏极电极(34)、以及场板电极(36)。场板电极(36)在栅极层(22)与漏极电极(34)之间形成在钝化层(26)上。栅极层(22)包括栅极电极(24)所在的脊部(40)、从脊部(40)延伸的源极侧延伸部(42)、以及从脊部(40)向与源极侧延伸部(42)相反的一侧延伸的漏极侧延伸部(44)。钝化层(26)包括在漏极侧延伸部(44)的正上方不与场板电极(36)重叠的场板非重叠区域(26RA)。
10	一种半导体结构及其制备方法	CN202310280061.7	2023-03-21	CN118692917A	2024-09-24	程凯
本公开提供了一种半导体结构及其制备方法，本公开在衬底上同时制备Ga面极性的第一掺杂半导体层和N面极性的第二掺杂半导体层，去除第二掺杂半导体层，得到垂直纳米柱结构的第一掺杂半导体层，在第一掺杂半导体层上包裹环形第三掺杂半导体层并制备源电极、漏电极以及环形栅电极。本公开提供的半导体结构中栅电极环绕包覆第三掺杂半导体层的侧壁，增加了栅控面积，使得电场分布更加均匀，极大程度上提高了栅电极对器件的控制能力，有效提高击穿电压，降低漏电，提升器件的可靠性。
11	具有双侧接触件的高性能设备	CN202380020823.8	2023-01-10	CN118679576A	2024-09-20	梁晴晴; G·P·埃姆图尔恩; Y·H·楚; S·库玛拉萨米
公开了具有双侧接触件的设备的晶体管，在该晶体管中至少漏极接触件在栅极的相对侧上。以这种方式，可减小栅极电阻而不增加栅极与漏极之间的寄生电容。
12	半导体装置	CN202310739863.X	2023-06-21	CN118676204A	2024-09-20	安武拓哉; 齐藤泰伸; 可知刚
本发明的实施方式涉及半导体装置，具备：第一电极；第二电极；第一导电型的第一半导体层，设置在第一电极与第二电极之间；第三电极，设置在第一半导体层内，隔着绝缘体的一部分与第一半导体层对置；第二导电型的第二半导体层，设置在第一半导体层与第二电极之间，具有位于第一电极侧的下表面，与第二电极电连接；第二导电型的第三半导体层，从第二半导体层向第一电极侧延伸突出，位于第一电极侧的下端位于比第二半导体层的下表面靠第一电极侧的位置，与绝缘体分离；第四电极，隔着绝缘体的另一部分与第二半导体层对置；以及第一导电型的第四半导体层，设置在第二半导体层与第二电极之间，与第二电极电连接。
13	半导体器件制造方法及半导体器件	CN202410693029.6	2024-05-30	CN118675984A	2024-09-20	吴世勋; 李晓玉
本发明提供了一种半导体器件制造方法及半导体器件，属于半导体领域。该半导体器件制造方法包括提供一半导体结构，所述半导体结构具有源极区和漏极区，所述源极区和漏极区的表面形成有层间介质层；对具有层间介质层的源极区和漏极区刻蚀接触孔；在所述接触孔沉积金属层，以形成接触层，以使所述接触孔经由所述接触层连接于所述源极区和漏极区；将沉积有金属层的半导体结构进行快速热退火处理，所述快速热退火的温度为500～800℃。本发明通过将沉积有金属层的接触孔于500～800℃下进行快速热退火处理，在接触区面积减小的情况下，达到降低源极区和漏极区的接触电阻的目的。
14	一种双极性二极管器件及其制备方法	CN202210989047.X	2022-08-17	CN115295413B	2024-09-20	都薇; 郭倩倩; 王涛
本发明涉及一种双极性二极管器件及其制备方法，包括利用热蒸发方法蒸镀得到一金属底电极，采用机械剥离方法获得结功能层，并采用干法转移方式将所述结功能层转移至金属底电极表面，最后将液态金属电极与所述结功能层接触，其中，所述金属底电极材料为功函数大于4.5eV的金属，所述结功能层的材料为双极性二维半导体材料，所述结功能层和所述液态金属电极的接触面积可以通过下压或提拉液态金属电极的方式调控；本发明所提供的双极性二极管器件将液态金属电极用于二维半导体二极管器件的构筑，利用液态金属的尺寸和形貌的可调控性实现了二极管器件的极性可调。
15	半导体器件及其制备方法、电子器件	CN202410710134.6	2024-06-03	CN118658870A	2024-09-17	刘轩; 冯超; 吴钧烨
本公开提供了一种半导体器件及其制备方法、电子器件，涉及半导体技术领域，旨在解决半导体器件的控制极边缘漏电导致的半导体器件耐压性能差的问题。半导体器件包括：衬底、沟道层、势垒层、P型Ⅲ族氮化物层、第一极、第二极和控制极，P型Ⅲ族氮化物层位于势垒层远离衬底的一侧，控制极位于P型Ⅲ族氮化物层远离衬底的一侧，第一极和第二极位于沟道层远离衬底的一侧，控制极位于第一极和第二极之间；半导体结构器件还包括：P掺杂部，P掺杂部位于第二极和P型Ⅲ族氮化物层之间的势垒层远离衬底的一侧，P掺杂部的单位面积的受主浓度小于P型Ⅲ族氮化物层的单位面积的受主浓度。上述半导体器件应用于电子器件中，以实现数据的读取和写入操作。
16	一种抗辐照的碳化硅LDMOS器件及制备方法	CN202410842839.3	2024-06-27	CN118645534A	2024-09-13	刘斯扬; 张龙; 顾勇; 温宏扬; 孙伟锋; 时龙兴
为提高器件的单粒子效应触发电压，本发明提供一种抗辐照的碳化硅LDMOS器件及制备方法，器件包括衬底、外延层，沟道掺杂区、沟道注入区、沟道欧姆接触区、源极掺杂区及漏极掺杂区，金属沟槽，栅氧介质层，多晶硅、层间介质及源、漏金属电极。漏极掺杂区在器件表面横向上呈长短不一的矩形台阶状分布，增大了漏极掺杂区与外延层的接触面积，分散漏极电流。金属沟槽置于漏极掺杂区横向较短的区域以下，将电流吸引至包裹金属沟槽的漏极掺杂区处，避免电流在器件表面集中。方法是获取衬底，生长外延层，刻蚀沟槽，离子注入形成不同类型掺杂区，生长栅氧介质层，淀积多晶硅，淀积层间介质并刻蚀，淀积金属并刻蚀形成金属沟槽及金属电极。
17	半导体器件的制造方法	CN202411127333.0	2024-08-16	CN118645434A	2024-09-13	郭帅
本公开提供了一种半导体器件的制造方法，涉及半导体技术领域。该制造方法包括：提供包括衬底、栅极、第一源漏极和第二源漏极的初始半导体结构；对栅极、第一源漏极和第二源漏极进行掺杂处理，分别在栅极、第一源漏极和第二源漏极的顶部形成第一金属硅化物层，以形成中间半导体结构；对中间半导体结构通入含硅气体，含硅气体中的硅离子扩散至第一金属硅化物层内，形成第二金属硅化物层，第一金属硅化物层的电阻率高于第二金属硅化物层的电阻率。本公开提供的制造方法通过对第一金属硅化物层通入含硅气体，以使第一金属硅化物层转化为电阻率较小的第二金属硅化物，降低了金属硅化物层的电阻率，克服了金属硅化物层的形成缺陷，提升了器件的电性能。
18	一种自对准T型栅的GaN高频器件及制备方法	CN202310220045.9	2023-03-07	CN118629868A	2024-09-10	周鑫; 刘志宏; 高广杰; 唐从威; 危虎; 周瑾; 冯欣; 侯松岩; 张进成; 郝跃
本发明涉及一种自对准T型栅的GaN高频器件及制备方法，包括：获取外延片；在势垒层上生长第一介质层；刻蚀栅极区域的所述第一介质层至暴露所述势垒层的上表面，以形成栅极窗口；在暴露所述沟道层的所述栅极窗口内和所述势垒层上生长第二介质层；刻蚀部分区域的所述第二介质层和该第二介质层正下方的第一介质层，暴露势垒层，以形成两个有源区区域；在有源区区域内进行离子注入，以形成离子注入区域，之后进行退火处理，形成欧姆接触；在势垒层、离子注入区域和T型的第二介质层上生长第一介质层；去除T型的第二介质层，以在栅极窗口和第一介质层上制备T型的栅电极；去除有源区区域处的第一介质层，之后在离子注入区域上生长源电极和漏电极。本发明提高金了属线与半导体之间的对准精度，改善了器件制造精度，性能更加优越。
19	一种高低边集成功率开关	CN202410708184.0	2024-06-03	CN118610229A	2024-09-06	张金平; 曾祥鑫; 宁宬成; 王永刚
本发明属于功率半导体器件技术领域，具体公开了一种高低边集成功率开关。本发明首先提出一种高低边集成功率半导体器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压；通过金属走线使一个MOS的源极和另一个MOS的漏极相连，金属走线提供低阻抗通道，以实现高效紧凑的串联连接，进一步可将控制电路和本发明所提高低边集成功率半导体器件集成在同一衬底上，形成智能功率开关，减小了芯片占用PCB板的面积，利于实现高功率密度、降低温度波动、减小传输延迟、降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。
20	一种高低边集成MOS型功率开关	CN202410708161.X	2024-06-03	CN118610228A	2024-09-06	张金平; 曾祥鑫; 宁宬成; 王永刚
本发明属于功率半导体器件技术领域，公开了一种高低边集成MOS型功率开关。本发明首先提出一种高低边集成MOS型器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压，还通过低电阻率区或金属走线使一个MOS的源极和另一个MOS的漏极相连，低电阻率区或金属走线提供低阻抗通道，能够实现高效紧凑的串联连接，进一步可将控制电路和本发明高低边集成MOS型器件集成在同一衬底上，形成智能功率开关，利于减小芯片的占用面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。

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