一种刷新操作方法以及基于该刷新操作方法的PSRAM专利检索-.....对多个存储单元共同进行电荷再生的即外部刷新专利检索查询-专利查询网

IPRDB

API 数据接口

专利申请

使用指引 chat嘟嘟

会员体验

联系我们

交流群

现在联系顾问~

一种刷新操作方法以及基于该刷新操作方法的PSRAM
申请号	CN201010153437.0	申请日	2010-04-22	公开(公告)号	CN102237128A	公开(公告)日	2011-11-09
申请人	复旦大学;			发明人	林殷茵; 孟超; 董存霖; 程宽;
摘要	本发明提供一种刷新操作方法以及基于该刷新操作方法的PSRAM(伪静态随机存储器 )，属于动态随机存储器(DRAM)技术领域。该刷新操作方法利用增益单元包括两组相互独立的字线和两组相互独立的位线的特点，将所述增益单元存储阵列的其中一行的刷新操作与该增益单元存储阵列的其他任一行的外部访问操作并行进行；该PSRAM也对应包括刷新控制电路，所述刷新控制电路可操作地用于控制增益单元存储阵列中的一行的刷新操作与所述增益单元存储阵列的其他行的外部访问操作并行进行。该刷新操作方法大大提高了增益单元存储阵列的操作速度，使用该刷新操作方法的PSRAM具有操作速度快、与外部SRAM 接口兼容的特点。
权利要求	1.一种增益单元存储阵列的刷新操作方法，所述增益单元包括两组相互独立的字线和两组相互独立的位线，其特征在于，所述增益单元存储阵列的其中一行的刷新操作与该增益单元存储阵列的其他任一行的外部访问操作并行进行。 2.如权利要求1所述的刷新操作方法，其特征在于，所述外部访问操作为读操作、写操作或者保持操作，每个访问操作包括第一子操作阶段和第二子操作阶段；所述刷新操作包括读子操作阶段和写子操作阶段；所述刷新操作的读子操作阶段与第一访问操作的第二子操作阶段并行进行，所述刷新操作的写子操作阶段与第二访问操作的第一子操作阶段并行进行，所述第二访问操作相继连续于第一访问操作。 3.如权利要求2所述的刷新操作方法，其特征在于，所述读操作的第一子操作阶段和第二子操作阶段分别为读子操作阶段和输出子操作阶段，所述写操作的第一子操作阶段和第二子操作阶段分别为读子操作阶段和写子操作阶段，所述保持操作的第一子操作阶段和第二子操作阶段均为保持子操作阶段。 4.如权利要求2或3所述的刷新操作方法，其特征在于，所述第一子操作阶段在时间上等于所述第二子操作阶段。 5.如权利要求3所述的刷新操作方法，其特征在于，所有第一子操作阶段和所有第二子操作阶段在时间上等于所述写子操作阶段。 6.如权利要求2所述的刷新操作方法，其特征在于，所述第一访问操作和所述第二访问操作分别为保持操作和保持操作，或者分别为写操作和保持操作，或者分别为读操作和保持操作，或者分别为保持操作和写操作，或者分别为写操作和写操作，或者分别为读操作和写操作，或者分别为保持操作和读操作，或者分别为写操作和读操作，或者分别为读操作和读操作。 7.如权利要求1所述的刷新操作方法，其特征在于，对所述增益单元存储阵列的同一行进行外部访问操作和刷新操作时，如果所述外部访问操作是写操作，取消同一行的所述刷新操作。 8.如权利要求1所述的刷新操作方法，其特征在于，对所述增益单元存储阵列的同一行进行外部访问操作和刷新操作时，如果所述外部访问操作是读操作，取消同一行的所述刷新操作，并且所述读操作的前半周期将选中列的数据输出到外部、并在所述读操作的后半周期将选中行选中列的数据输出到外部的同时将选中行所有列的读出数据重新写回。 9.一种伪静态随机存储器，包括接口电路和存储阵列，所述存储阵列是增益单元存储阵列，所述增益单元包括两组相互独立的字线和两组相互独立的位线；其特征在于，还包括刷新控制电路，所述刷新控制电路可操作地用于控制增益单元存储阵列中的一行的刷新操作与所述增益单元存储阵列的其他行的外部访问操作并行进行。 10.如权利要求9所述的伪静态随机存储器，其特征在于，所述刷新控制电路包括行地址译码控制模块，所述行地址译码控制模块包括第一组行译码器和第二组行译码器，所述第一组行译码器用于对所述外部访问操作的行地址进行译码，所述第二组行译码器用于对所述刷新操作的行地址进行译码。 11.如权利要求10所述的伪静态随机存储器，其特征在于，所述增益单元的两组相互独立的字线分别是写字线和读字线，所述增益单元的两组相互独立的位线分别是写位线和读位线；所述行地址译码控制模块还包括组合逻辑输出电路，所述组合逻辑输出电路用于根据所述第一组行译码器和/或所述第二组行译码器的地址译码输出以及外部控制信号、产生用于选中所述写字线和/或所述读字线的信号。 12.如权利要求10所述的伪静态随机存储器，其特征在于，所述刷新控制电路还包括：刷新地址累加模块，用于产生刷新请求信号和相应的刷新地址；行地址比较模块，用于比较所述刷新地址累加模块产生的刷新地址和所述外部访问操作提供的外部访问地址；逻辑控制模块，用于产生读子操作、写子操作和输出子操作的使能信号。 13.如权利要求12所述的伪静态随机存储器，其特征在于，所述刷新地址累加模块包括触发器、模m计数器和二进制计数器，其中m为大于或等于2的整数。 14.如权利要求10所述的伪静态随机存储器，其特征在于，所述伪静态随机存储器还包括读写电路、列译码器和输入/输出控制电路。
说明书全文	一种刷新操作方法以及基于该刷新操作方法的PSRAM 技术领域 [0001] 本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种增益单元(Gain Cell，GC)存储阵列的刷新操作方法，尤其涉及基于具有两组独立字线和两组独立位线的GainCell(增益单元)的操作分段并行刷新操作方法、以及使用该刷新操作方法的基于DRAM的Pseudo SRAM(PSRAM，伪静态随机存储器)存储器。背景技术 [0002] (一)DRAM刷新 [0003] DRAM的存储器单元是电容器，它所包括的电荷可随时间泄露掉，导致数据丢失。为防止这一现象发生，必须对DRAM刷新，即必须周期性地在各个存储器单元上再存储电荷。DRAM刷新频率(Refresh Frequency)取决于制造工艺技术和存储器单元本身结构的设计。读或写入存储器单元的过程对选中的单元有刷新作用。然而，因为在规定的时间限制范围内并不是所有的单元都被读或都被写入，所以阵列中的每一单元在刷新间隔期间必须被存取并在存储电荷。在大多数情况下，刷新周期包含在特定的刷新间隔内逐一遍历所有行，且每一行都被存取并在存储电荷。 [0004] 图1所示为现有技术DRAM的三种常用刷新方式。如图1所示，常用的刷新方式大致有三种：集中式刷新、分散式刷新和异步式刷新。下面分别解释和比较这三种不同的方式： [0005] (1)集中式刷新方式(如图1(a)所示)——正常读/写操作与刷新操作分开进行，刷新集中完成。 [0006] 特点：在整个刷新周期内，前一段时间重复读/写周期或维持周期(在维持周期内，不进行读/写，存储单元保持原有存储内容)，后一段时间进行刷新操作时，便暂停读/写周期或维持周期，而逐行进行刷新； [0007] 缺点：在集中刷新的这一段时间内不能进行存取访问，存在一段停止读/写操作的死时间。 [0008] 例如：如图1(a)所示，某动态存储器芯片的容量为16K×1位，对128×128存储矩阵进行刷新时，刷新的时间相当于128个读周期，设读周期为0.5us，刷新周期为2ms，则共有4000个周期。其中3872个周期(共1936us)用于读/写或维持信息；当第3781个周期结束，便开始进行64us的刷新操作。 [0009] (2)分散式刷新方式(如图1(b)所示)——将一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。 [0010] 特点：不存在停止读/写操作的死时间，但系统运行速度降低；在这种刷新方式中定义系统对存储器的存取周期是存储器本身的存取周期的两倍，把系统的存取周期平均分成两个操作阶段，前一个阶段用于对存储器的正常访问，后一个阶段用于刷新操作，每次刷新一行； [0011] 缺点：显然这种刷新方式没有“死区”，但由于没有充分利用所允许的最大的刷新时间间隔，以致刷新过于频繁，人为降低了存储器的速度。 [0012] 例如：如图1(b)所示，对128×128存储矩阵进行刷新时，刷新的时间相当于128个读周期，设读周期为0.5us，则每经过128个系统周期时间，即128us，整个存储器便全部刷新一遍。而系统周期时间则变为1us，可见整个系统的速度降低了。 [0013] (3)异步式刷新方式(如图1(c)所示)——前两种方式的折中，每隔一段时间刷新一次，保证在刷新周期内对整个存储器刷新一遍； [0014] 特点：在2ms时间内，分散地将128行刷新一遍。首先将时间2ms分割成128段，然后将已经分割的每段时间分为两部分。前段时间用于读/写/维持操作，后一小段时间用于刷新。这样的好处是即充分利用了所允许的最大时间间隔，保持了存储器的应有速度，又大大缩短了“死区”时间，所以是一种常用的刷新方式。 [0015] 例如，如图1(c)所示，2ms内分散地把128行刷新一遍，2000除以128(行)为15.5us，即每隔15.5us刷新一行，在每个15.5us中前15us(即30个存取周期)用于正常的存储器访问，后0.5us刷新一行，时间分配情况如图1(c)所示。 [0016] (二)PSRAM [0017] 过去在一般性的嵌入式设计上，其内存部分多是使用SRAM(静态随机存储器)，之后由于计算机等电子数据设备的成长，使设备内部所用的内存容量大幅增加，这时就难以使用SRAM来实现大容量的内存系统，而必须使用DRAM，DRAM每个位的记忆电路一般是以1个晶体管与1个电容所构成，相对于SRAM每个位需要4到6个晶体管才能构成，DRAM拥有比SRAM高4到6倍的记忆密度。 [0018] 虽然DRAM在记忆密度、电路成本等方面优于SRAM，但DRAM也有不如SRAM的地方，SRAM是以持续供电的方式来记忆数据，所以运作上相当耗电，相对地，DRAM实行刷新(Refresh)方式来保留住记忆内容的方式虽比较省电，但记忆数据的存取速度就不如SRAM。 [0019] 此外，DRAM因为刷新电路、存取电路等设计，使得其系统接口的线路较SRAM复杂，SRAM没有刷新电路且接口设计单纯、直觉，如此对电子工程师而言，除非真有SRAM无法满足的高容量、低用电等设计要求，否则都尽可能使用SRAM，因为SRAM的外部电路设计比DRAM简洁、容易。 [0020] 正因为SRAM与DRAM有诸多特性方面是相左右的，以致多年来的应用范畴也各不相同，SRAM多用在少数容量的高速存取应用上，例如高速处理器的高速缓存、高速网络设备(如：路由器、交换机)的内存等。而DRAM就用在大量记忆需求的应用上，如激光打印机、高清晰数字电视等。 [0021] 不过，随着手持终端的快速发展，在手持式应用的设计上，就同时需要DRAM与SRAM的特性，既需要SRAM的电路简洁特性(因为印刷电路板面积小，需尽量减少线路数量)，又需要DRAM的低耗电特性(因使用电池供电)。此外芯片数量也多在1、2个芯片左右，所以也不易同时使用DRAM芯片与SRAM芯片，只能择一而用(否则芯片数量过多)。 [0022] 既然只能择一而用，真正权衡取舍的结果是使用DRAM，但必须将DRAM的存取接口加以简化，作法是将刷新电路改成自行刷新(Self-Refresh)，然后接口简化成兼容或近似原有SRAM的接口，如此就成了PSRAM，有时也称PSDRAM。 [0023] PSRAM就是伪SRAM，内部的内存颗粒跟DRAM的颗粒相似，但外部的接口跟SRAM相似，不需要DRAM那样复杂的控制器和刷新机制，PSRAM的接口跟SRAM的接口是一样的。PSRAM具有下特点：大的内存容量、高的频率速度、较小的芯片尺寸(Die size)、较低的功耗(Power consumption)、相容于DRAM工艺以及片内刷新电路(On-chip refreshingcircuit)。 [0024] (三)PSRAM的隐式刷新方法 [0025] PSRAM中，内部的DRAM刷新操作是必不可少的，通常改为自刷新操作，其为了与PSRAM的接口相兼容，必须运用隐式刷新方法。 [0026] 美国专利号为US6,751,157的专利中介绍了时钟分段方案(Clock Division Scheme)的隐式刷新方法。图2所示为现有技术的时钟分段式隐式刷新技术。如图2所示，即将外部时钟周期划分成两个阶段(例如以T1和T2分别为两个时钟周期的分界点)，时钟周期的前半阶段进行外部访问操作，同一周期的后半阶段进行内部刷新操作，这一点类似于传统DRAM刷新方式中的第(2)种，即分散式刷新。具体地，这里的前半阶段与后半阶段的时长可以相等，也可以不等，但两阶段操作都要在一个时钟周期内依次完成。 [0027] 继续如图2所示，一个时钟周期对应一次完整的存取操作周期，即包括外部访问操作和内部刷新操作、或者外部访问操作和保持操作、或者均为保持操作。即对于图2中操作(Operation)的A时段，表示预留的外部访问操作时间，可为读操作、写操作或保持操作中的一种；对于图2中操作(Operation)的B时段，表示预留的内部刷新操作时间，可为刷新操作、或保持操作中的一种 [0028] 对于上述刷新方式，可以看到存取操作周期CT(Cycle Time)＝TA+TB，即外部访问操作时间和内部刷新操作时间之和，为了满足PSRAM隐式刷新的要求，使得不得不在每个存取操作周期预留当次可能发生的刷新时间，因而相比同样以DRAM应用的存取操作周期增大了接近一倍的时间(一般刷新时间只是略短于外部访问时间)，严重影响了PSRAM的连续操作的性能，降低了操作的速度。 [0029] 另外，其他的隐式刷新操作方法(例如，多方块方案(Multi-banking Scheme)、爆发模式(Burst Mode)、双接口模式(Dual Port))由于存在各种各样的缺点，在此不作一一介绍。 [0030] (四)Gain Gell DRAM [0031] 另外，现有技术中，DRAM中包括一种读操作破坏性小的增益单元动态随机存储器(GainCell DRAM)。请参阅图3，图3所示为现有技术的带两个MOS管的增益单元DRAM单元结构示意图及其操作电压表。该DRAM是由Intel公司在美国专利US7120072中提出的，如图3所示，该Gain Cell DRAM 100包括写MOS晶体管101、读MOS晶体管102、写字线(WriteWord Line，WWL)105、读字线(Read Word Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(Read Bit Line，RBL)108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，存储节点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，存储节点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表具体说明其操作过程： [0032] (1)写操作(Write)：写“0”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-600mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。 [0033] (2)数据保持时(Hold)：RWL、RBL置0电位读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。 [0034] (3)读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电，由于读出电路具有钳位作用，RBL的电位能达到250mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电，RBL维持0V电位，从而可以读出数据“1”。 [0035] 图3中所示的Gain Cell DRAM单元不需要另外制造电容，采用标准CMOS工艺，并且其结构相对SRAM更简单，可以实现高密度的嵌入式存储。 [0036] 但是我们可以从中借鉴的是：既然可以将时钟分段分别依次进行不同的操作(外部访问和内部刷新)，那么根据GC特殊的单元结构及读写特点，我们是否可以将操作分段分别依次进行不同的子操作以实现一些目的？发明内容 [0037] 本发明要解决的技术问题是，提供一种基于Gain Cell的具有两组相互独立的写字线和读字线、以及两组相互独立写位线和读位线的特点，解决同一存储阵列不同行之间不能同时进行访问操作和刷新操作的问题。 [0038] 为解决以上技术问题，本发明提供一种增益单元存储阵列的刷新操作方法，所述增益单元包括两组相互独立的字线和两组相互独立的位线，所述增益单元存储阵列的其中一行的刷新操作与该增益单元存储阵列的其他任一行的外部访问操作并行进行。 [0039] 作为较佳技术方案，所述外部访问操作为读操作、写操作或者保持操作，每个访问操作包括第一子操作阶段和第二子操作阶段，所述刷新操作包括读子操作阶段和写子操作阶段；所述刷新操作的读子操作阶段与第一访问操作的第二子操作阶段并行进行，所述刷新操作的写子操作阶段与第二访问操作的第一子操作阶段并行进行，所述第二访问操作相继连续于第一访问操作。 [0040] 所述读操作的第一子操作阶段和第二子操作阶段分别为读子操作阶段和输出子操作阶段，所述写操作的第一子操作阶段和第二子操作阶段分别为读子操作阶段和写子操作阶段，所述保持操作的第一子操作阶段和第二子操作阶段均为保持子操作阶段。 [0041] 所述第一子操作阶段在时间上可以等于所述第二子操作阶段。 [0042] 所有第一子操作阶段和所有第二子操作阶段在时间上等于所述写子操作阶段。 [0043] 在不同的实施例中，所述第一访问操作和所述第二访问操作分别可以为保持操作和保持操作、或者分别为写操作和保持操作、或者分别为读操作和保持操作、或者分别为保持操作和写操作、或者分别为写操作和写操作、或者分别为读操作和写操作、或者分别为保持操作和读操作、或者分别为写操作和读操作、或者分别为读操作和读操作。 [0044] 根据本发明所提供的刷新操作方法，其中，对所述增益单元存储阵列的同一行进行外部访问操作和刷新操作时，如果所述外部访问操作是写操作，取消同一行的所述刷新操作。 [0045] 根据本发明所提供的刷新操作方法，其中，对所述增益单元存储阵列的同一行进行外部访问操作和刷新操作时，如果所述外部访问操作是读操作，取消同一行的所述刷新操作，并且所述读操作的前半周期将选中列的数据输出到外部、并在所述读操作的后半周期将选中行选中列的数据输出到外部的同时将选中行所有列的读出数据重新写回。 [0046] 按照本发明又一方面，本发明进一步提供一种伪静态随机存储器，其包括接口电路和存储阵列，所述存储阵列是增益单元存储阵列，所述增益单元包括两组相互独立的字线和两组相互独立的位线；并且还包括刷新控制电路，所述刷新控制电路可操作地用于控制增益单元存储阵列中的一行的刷新操作与所述增益单元存储阵列的其他行的外部访问操作并行进行。 [0047] 根据本发明所提供的伪静态随机存储器，其中，所述刷新控制电路包括行地址译码控制模块，所述行地址译码控制模块包括第一组行译码器和第二组行译码器，所述第一组行译码器用于对所述外部访问操作的行地址进行译码，所述第二组行译码器用于对所述刷新操作的行地址进行译码。 [0048] 根据本发明所提供的伪静态随机存储器，其中，所述增益单元的两组相互独立的字线分别是写字线和读字线，所述增益单元的两组相互独立的位线分别是写位线和读位线；所述行地址译码控制模块还包括组合逻辑输出电路，所述组合逻辑输出电路用于根据所述第一组行译码器和/或所述第二组行译码器的地址译码输出以及外部控制信号、产生用于选中所述写字线和/或所述读字线的信号。 [0049] 根据本发明所提供的伪静态随机存储器，其中，所述刷新控制电路还包括： [0050] 刷新地址累加模块，用于产生刷新请求信号和相应的刷新地址； [0051] 行地址比较模块，用于比较所述刷新地址累加模块产生的刷新地址和所述外部访问操作提供的外部访问地址； [0052] 逻辑控制模块，用于产生读子操作、写子操作和输出子操作的使能信号。 [0053] 所述刷新地址累加模块包括触发器、模m计数器和二进制计数器，其中m为大于或等于2的整数。 [0054] 根据本发明所提供的伪静态随机存储器，其中，所述伪静态随机存储器还包括读写电路、列译码器和输入/输出控制电路。 [0055] 本发明的技术效果是，该刷新操作方法具有操作分段并行的特点，同时将其现有技术将CT(Cycle Time，存取周期)＝TA+TB，(即外部访问操作时间和内部刷新操作时间之和)缩短到CT(Cycle Time)＝TA，因此，大大提高了增益单元存储阵列的操作速度，使用该刷新操作方法的PSRAM具有操作速度快、与外部SRAM接口兼容的特点。附图说明 [0056] 图1是现有技术DRAM的三种常用刷新方式； [0057] 图2是现有技术的时钟分段式隐式刷新技术； [0058] 图3是现有技术的带两个MOS管的增益单元DRAM单元结构示意图及其操作电压表； [0059] 图4是增益单元阵列的写操作分析示意图； [0060] 图5是增益单元的读操作、写操作、刷新操作和保持操作的子操作阶段示意图； [0061] 图6是增益单元阵列的读和写操作分析示意图及其操作电压列表； [0062] 图7是按照本发明所提供的刷新操作方法示意图； [0063] 图8是图7所示刷新操作方法中两次外部访问操作分别为各种外部访问操作组合时的具体实例示意图； [0064] 图9是按照本发明提供的PSRAM的功能模块结构示意图。如图9所示； [0065] 图10是按照本发明图9所示实施例的PSRAM的刷新地址累加模块结构示意图； [0066] 图11是按照本发明图9所示实施例的PSRAM的逻辑控制模块结构示意图； [0067] 图12是按照本发明图9所示实施例的PSRAM的行地址译码控制模块结构示意图。具体实施方式 [0068] 下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。 [0069] 该发明中，为了缩短基于GC的PSRAM的存取操作周期(CT)，主要从省去图2所示的TB阶段出发来改进。 [0070] 首先，我们继续分析GC的操作特点，以进一步利用该特点。继续如图3所示的操作电压表，可以看到对于Gain Cell增益存储单元的写操作来说，决定写入情况的字线和位线分别为WWL105和WBL106，而RWL107和RBL108的操作电压与保持状态相同(如图3中的虚线圈所示)，相关通路晶体管为Qw(写MOS晶体管)101；而对于读操作来说，决定读出情况的字线和位线分别为RWL107和RBL108，而WWL105和WBL106的操作电压与保持状态相同(如图3中的实线圈所示)，相关通路晶体管为Qr(读MOS晶体管)102；也就是说该增益单元具有两组相互独立的字线(WWL105和RWL107)和两组相互独立的位线(WBL106和RBL108)，这种单元结构特点使得Gain Cell的读通路的控制(以及所加电压)、写通路的控制(以及所加电压)彼此不受影响。 [0071] 虽然以单元来看，读通路与写通路相互独立，但在具体阵列中，由于写操作需要读出再写回，因而有所区别。图4所示为增益单元阵列的写操作分析示意图。如图4所示，以一个x行y列的存储阵列为例，其中0≤j，k≤x，0≤m，n≤y，假设我们要对Cell_j_n(图4中蓝色圈所示)作写1操作，则此时WWLj置为-0.6V，WBLn置为1.2V，这样会使得同一行上的Cell_j_m单元(图4中的红色圈所示)的Qw写MOS晶体管同样导通，由于在保持状态时写位线WBL会保持为0V，即此时WBLm＝0V，这样会导致Cell_j_m的存储节点(cell node)被误操作(例如，从原有存储值“1”被误改写为“0”)，使得后续对该单元的读操作会相继发生错误。因此Gain Cell阵列需要在写操作时首先把同一行的单元经过灵敏放大器放大读出，然后选中列的单元用外部数据写入阵列，而未选中列的单元用刚才读出的数据写回到阵列，这样就可以保证操作的正确性。需要说明的是，本说明书中的“写入”是指将外部数据(也即外界输入数据)写到相应单元，“写回”操作是指将单元读出的数据再重新写到该单元，两者的主要区别在于，所写的数据是来自读出结果还是外界输入。通常，刷新操作中的先读后写阶段中的“写”是指“写回”。 [0072] 由上可知，Gain Cell阵列操作中，一次写操作需要划分为两个子阶段，即先是读子阶段，然后是写(包括非选中列的“写回”或选中列“写入”)子阶段，这样的机制使得在阵列里读操作和写操作并非相互独立，在其中的某个阶段两者都涉及读MOS晶体管通路。 [0073] 我们再回到现有技术中介绍的PSRAM的隐式刷新方法中，即时钟分段方案，将一个时钟周期划分为前后两个阶段，前半阶段执行外部的访问操作，后半阶段执行内部的刷新操作；这里的前后两阶段时长可以相等，也可以不等，但两阶段操作都要在一个时钟周期内依次完成。为结合应用该时钟分段方案，对GC阵列的读操作、写操作、刷新操作和保持操作我们都可以将其分为两个子操作阶段。 [0074] 图5所示为增益单元的读操作、写操作、刷新操作和保持操作的子操作阶段示意图。在该发明中，我们将读操作、写操作、刷新操作和保持操作分别分成两个子操作阶段，如图5所示，对于GC的写操作，可以分成读子操作和写子操作两个阶段；对于GC的读操作，可以分成读子操作和输出子操作两个阶段；对于GC的刷新操作，可以分成读子操作和写子操作两个阶段；对于GC的保持操作，可以分成第一保持子操作和第二保持子操作两个阶段。这里需要说明的是：(1)为方便起见，我们可以假设所划分的两个子操作分别在时钟的前后半个周期依次进行。(2)写操作和刷新操作的后一子操作阶段虽然都是写子操作，但略有不同，写操作中的写子操作是指将外界提供的数据“写入”选中列、而将前一子操作读出的对应数据“写回”未选中列；而刷新操作中的写子操作则均是将前一子操作读出的对应数据“写回”所有列。(3)虽然每一个子操作的时间长实际上是有所差别的，其中TH(保持子操作)＜TR(读子操作)＜TW-Ref写子操作(刷新)＜TW-W写子操作(写)，但由于时钟周期固定，可选择地，我们将时钟周期统一为TCLK＝2×TW-W，这样前后两个子操作阶段的时间都是相等的。 [0075] 将读、写、刷新、保持四种操作分别拆解为两个子操作阶段后，根据GC阵列的特点，我们再来分析在GC存储阵列中四个操作之间的各子操作是否独立或者是否彼此会干扰。 [0076] 显然，保持子操作完全不会影响读、写、输出子操作；而输出子操作的相关电路为输出寄存电路，不涉及任何单元的读、写过程，因而这一子操作也不会影响其他的读、写、保持子操作。 [0077] 图6所示为增益单元阵列的读和写操作分析示意图及其操作电压列表。如图6所示，我们进一步讨论读子操作和写子操作之间是否会造成相互干扰。假设不同行(任意两行)间分别正在进行读和写的子操作，分别验证以下各种情况：(1)蓝框所在行(j行)执行写子操作，橙框所在行(k行)执行读子操作；(2)蓝框所在行(j行)执行读子操作，橙框所在行(k行)执行写子操作。 [0078] 假设初始存储值如图6中所示，对于第(1)种情况，根据操作电压表：即[0079] WWLj＝-0.6V，WWLk＝1.2V，RWLj＝0V，RWLk＝1.2V， [0080] WBLm＝1.2V/0V，WBLn＝1.2V/0V，RBLm＝250mV，RBLn＝0V， [0081] A、对Cell_j_m来说，在写入数据1或者0时，虽然读位线RBLm并不是操作电压表中的0V，而是同一列Cell_k_m的读出电压250mV，但是并不会影响正常的写子操作； [0082] B、对Cell_j_n来说，在写入数据1或者0时，由于RBLn＝0V，与操作电压表相同，显然也不会影响正常的写子操作； [0083] C、对Cell_k_m来说，在读出数据0时，虽然写字线WBLm可能并不是操作电压表中的0V而是1.2V，(假设同一列Cell_j_m在写1)，但是并不会影响正常的读子操作； [0084] D、对Cell_k_n来说，在读出数据1时，虽然写字线WBL_n可能并不是操作电压表中的0V而是1.2V，(假设同一列Cell_j_n在写1)，但是并不会影响正常的读子操作。 [0085] 由上述可知，可以看到对于第(1)种情况，不同行的读和写操作的读子操作与写子操作不会相互冲突。同理，也可以验证第(2)并得到同样的结论。结合之前关于保持子操作和输出子操作的分析，四个子操作(读子操作、写子操作、输出子操作和保持子操作)对于不同行是相互完全独立的，也即不同行分别同时执行各种操作时，四个子操作不会相互产生干扰。同时，又由于同一时刻对同一行不会进行不同的子操作。因此，我们可以认为，任意两个不同的子操作(读子操作、写子操作、输出子操作和保持子操作)就可以在(不同行的)同一时间进行。 [0086] 另外，需要指出的是，对于同时发生的读、写子操作，由于同一时刻需要分别激活不同行的WWL(写子操作所需)和RWL(读子操作所需)，因此需要两组行译码器来分别控制WWL(写子操作所需)和RWL(读子操作所需)：即对于选中写入行，WWL＝-0.6V，非选中写入行，WWL＝1.2V，对于选中读出行，RWL＝1.2V，非选中读出行，RWL＝0V，这样就可以很好的解决同时操作不同行的写字线WWL和读字线RWL的问题。 [0087] 因此，根据以上分析，本发明提出了一种新型的刷新操作方法，也即操作分段并行刷新操作方法。 [0088] 图7所示为按照本发明所提供的刷新操作方法示意图。这里采取的刷新方法结合了GC单元结构及其读写操作的特点，将刷新操作(Op_Refresh)并行执行于连续两次外部(也即外界)访问操作(Op_Access)之间，也即增益单元存储阵列的一行的刷新操作与其他行的外部访问操作是并行进行的，从而在存取操作时钟周期上，不需要保留如图1所示的TB阶段以用于刷新操作。如图7所示，在该实施例中，外部访问操作B相继连续于外部访问操作A，外部访问操作A根据时钟周期TA分为TA1和TA2两个子操作阶段，外部访问操作B根据时钟周期TB分为TB1和TB2两个子操作阶段。TA1和TA2是否相等不受本发明实施例限制，同样，TB1和TB2是否相等不受本发明实施例限制；较佳地，TA1＝TA2，TB1＝TB2。同样刷新操作也分为读子操作R1和写子操作R2两个子操作阶段，TR1和TR2是否相等不受本发明实施例限制。其中，读子操作R1与外部访问操作A的A2子操作同时进行，写子操作R2与外部访问操作B的B1子操作同时进行，TR1＝TA2，TR2＝TB1。因此，可以实现操作分段式的并行刷新。 [0089] 图8所示为图7所示刷新操作方法中两次外部访问操作分别为各种外部访问操作组合时的具体实例示意图；图(8)中(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、(i)分别显示了某一行的外界连续两次访问分别是(保持操作，保持操作)、(写操作，保持操作)、(读操作，保持操作)、(保持操作，写操作)、(写操作，写操作)、(读操作，写操作)、(保持操作，读操作)、(写操作，读操作)、(读操作，读操作)九种情况下在另一行同时并行执行内部刷新操作的时序示意图；本领域技术人员通过以上技术分析应该可以理解到，任何时钟周期的任何子时间段并行所执行的两个子操作都不会相互影响。 [0090] 以上说明了该方案对于不同行同时进行外部访问和刷新操作是适合的。 [0091] 但是如果外部访问操作和刷新操作是对同一行操作时该如何解决呢？[0092] 分析之后我们可以得到： [0093] (1)如果前一外部访问操作是写操作，即取消当次将要执行的刷新操作，由于写操作本身就是读出后写回或写入，类似于对该行执行了刷新； [0094] (2)如果前一外部访问操作是读操作，即取消当次将要执行的刷新操作，同时在读操作的后半周期一方面将选中列数据输出到外部，一方面将所有列数据重新写回该行即可。由于输出和写回对应不同的电路、同样的数据，因而也是可以同时实现的。 [0095] 综上所述，验证了各种可能发生的情况下操作分段并行刷新操作方法，同时将现有技术CT(Cycle Time)＝TA+TB，即外部访问操作时间和内部刷新操作时间之和缩短到CT(CycleTime)＝TA，几乎提高了一倍的性能。 [0096] 进一步我们提供一种可以应用以上所述操作分段并行刷新操作方法的基于增益单元存储阵列的PSRAM，该PSRAM的内核是DRAM，也即其DRAM是基于GC存储阵列的DRAM。 [0097] 图9所示为按照本发明提供的PSRAM的功能模块结构示意图。如图9所示，在该实施例中，PSRAM包括接口电路200、刷新地址累加模块420、行地址比较模块440、逻辑控制模块460、行地址译码控制模块480以及存储阵列600，同样地，如其他PSRAM一样，也包括读写电路、列译码器和I/O(输入/输出)控制电路。其中刷新地址累加模块420、行地址比较模块440、逻辑控制模块460和行地址译码控制模块480共同组合形成本实施例的刷新控制电路400。由于该PSRAM的发明点主要体现在刷新控制电路400，因此，以下讨论中着重描述刷新控制电路400。 [0098] 请参阅图9，接口电路200用于实现外部信号到内部传输的控制功能和锁存功能，外部信号包括EA(外部访问地址信号)、CEB(外部访问使能信号，低电平有效)、WEB(读写使能信号，低电平表示写操作，高电平表示读操作)、OEB(输出使能信号，低电平有效、DIN/DOUT(数据输入/输出信号)、CLK(系统全局时钟信号)。存储阵列600是增益单元存储阵列，其中，其增益单元包括有写字线(WWL)、写位线(WBL)、读字线(RWL)和读位线(RBL)(如图3中所示的增益单元结构)，其中写字线(WWL)和读字线(RWL)是相互独立的，写位线(WBL)和读位线(RBL)是相互独立的，也即读通路的控制(以及所加电压)、写通路的控制(以及所加电压)彼此不受影响。读写电路和I/O控制电路由相应的WEN(写子操作使能)、REN(读子操作使能)和OEN(输出子操作使能)控制。 [0099] 图10所示为按照本发明图9所示实施例的PSRAM的刷新地址累加模块结构示意图。如图9和图10所示，在该实施例中，该刷新地址累加模块420包括一个D触发器422、模m计数器424和二进制计数器426。CLK和RSTB分别为系统时钟信号和复位信号，CLK同时输入模m计数器424和D触发器422，RSTB同时输入至模m计数器424和二进制计数器426，该PSRAM可以应用逐行异步式的刷新方式(即每隔固定一段时间刷新一行，在整个刷新周期内遍历完所有行)，每刷新一行时，即按时钟周期计数到一定值m(因此计数器设置为模m计数器，m为大于1的整数)，模m计数器424会产生一个刷新请求脉冲RREQ(例如高电平有效)输出至D触发器422，并保持一个时钟周期；二进制地址累加器426产生相应的刷新地址RFA，例如二进制计数器可以为N位。RREQ接到一个D触发器的输入端，且该D触发器为下降沿触发，是为了将RREQ延迟到紧接着的时钟下降沿有效并继续保持一个时钟周期，得到输出信号iRREQ(即刷新请求脉冲输出)，iRREQ有效时表示内部正在进行刷新操作。 [0100] 继续请参阅图9，行地址比较器模块440主要作用是比较内部的刷新地址累加模块产生的地址RFA和外部访问提供的地址iEA，当两个地址完全相同时，输出信号HIT为高电平，只要任意一位不同时，输出信号HIT为低电平。 [0101] 图11所示为按照本发明图9所示实施例的PSRAM的逻辑控制模块结构示意图。如图9和图11所示，逻辑控制模块460的主要作用是根据外部访问操作和内部刷新操作的情况产生相应的读子操作、写子操作和输出子操作的使能信号，例如，各使能信号均为高电平有效；其中： [0102] (1)REN_EX有效(表示外界读子操作发生)： [0103] 表示外部读操作且时钟高电平，或者外部写操作且时钟高电平； [0104] 其可简化为：外部访问且时钟高电平，逻辑表达式为：REN_EX＝~iCEB & CLK。 [0105] (2)WEN_EX有效(表示外部写子操作发生)： [0106] 表示外部写操作且时钟低电平；或者外部读操作且时钟低电平且外部访问和内部刷新是同一行； [0107] 逻辑表达式为：WEN_EX＝(~iCEB & ~iWEB & ~CLK)\|(~iCEB & iWEB & ~CLK &HIT)＝~iCEB & ~CLK & (~iWEB\|HIT)。 [0108] (3)OEN_EX有效(表示外界输出子操作发生)： [0109] 表示外部读操作且时钟低电平； [0110] 逻辑表达式为：OEN_EX＝~iCEB & iWEB & ~CLK； [0111] (4)REN_REF(表示刷新读子操作发生)。 [0112] 表示内部刷新操作且时钟低电平且和外部访问不是同一行； [0113] 逻辑表达式为：REN_REF＝iRREQ & ~CLK & ~HIT。 [0114] (5)WEN_REF(表示刷新写子操作发生)： [0115] 表示内部刷新操作且时钟高电平且和外部访问不是同一行； [0116] 逻辑表达式为：WEN_REF＝iRREQ & CLK & ~HIT。 [0117] 根据以上信号可以得到相应的读子操作、写子操作和输出子操作的使能信号，分别表示如下： [0118] REN＝REN_EX\|REN_REF，表示读子操作发生，无论是外部访问操作还是刷新操作； [0119] WEN＝WEN_EX\|WEN_REF；表示写子操作发生，无论是部访问操作还是刷新操作； [0120] OEN＝OEN_EX(when iOEB is active)；表示输出子操作发生同时外部输出信号使能； [0121] 为实现以上所述的功能，逻辑控制模块460的相应的电路结构可具体地为图11所示的组合逻辑电路，需要说明的是，本领域技术人员在不经过创造性地改进下可以对以上组合逻辑电路作各种等同替换。 [0122] 图12所示为按照本发明图9所示实施例的PSRAM的行地址译码控制模块结构示意图。由于该应用该发明以上所述并行刷新方法时，不可避免地存储在同时发生读子操作和写子操作，因此需要在同一时刻需要分别激活不同行的WWL(写子操作所需)和RWL(读子操作所需)，从而，行地址译码控制模块480设计成包括两组行译码器。在该实施例中，如图12中所示，行地址译码控制模块480包括第一组行译码器482和第二组行译码器484，第一组行译码器482用于对外部访问操作的行地址进行译码，第二组行译码器484用于对刷新操作的行地址进行译码。行地址译码控制模块480还包括组合逻辑输出电路，第一组行译码器482的输出和相应的REN_EX通过与门做与操作，第二组行译码器484和相应的REN_REF通过与门做与操作；同时，第一组行译码器482的输出和相应的WEN_EX通过与门做与操作，第二组行译码器484和相应的WEN_REFF通过与门做与操作。然后，与读子操作有关的两组信号(4861和4862)通过或门做或操作得到RWL_EX控制RWL的信号，而与写子操作有关的两组信号(4863和4864)通过或门做或操作得到WWL_EX控制WWL的信号；其中，选中行写字线电压为-0.6V，未选中行写字线为1.2V，而选中行读字线电压为1.2V，未选中行读字线为0V；因此，图12所示实施例中的组合逻辑输出电路可以用于根据第一组行译码器482和/第二组行译码器484的地址译码输出以及外部控制信号、产生用于选中WWL和/或RWL的信号。 [0123] 以上例子主要说明了本发明的系统及各种应用方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。