具有相互连接的栅极沟槽的功率半导体设备

摘要

一种功率半导体设备，该设备包括多个栅极沟槽以及与所述栅极沟槽相交的周边沟槽。

权利要求

1.一种功率半导体设备，该设备包括：漂移区，该漂移区具有第一导电率；

基区，该基区具有第二导电率且位于所述漂移区上；

第一组栅极沟槽，该第一组栅极沟槽通过所述基区延伸到所述漂移区；

第一周边沟槽，该第一周边沟槽被布置在第一栅极沟槽周围并且与所述第一栅极沟槽相交；

栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个栅极沟槽中；

栅电极，该栅电极位于每个第一栅极沟槽中；

栅极总线，该栅极总线被布置在所述第一周边沟槽的至少一部分上并且电连接到位于所述第一周边沟槽中的所述栅电极，所述栅极总线延伸以形成场板；

其中所述周边沟槽为终止沟槽。

2.根据权利要求1所述的功率半导体设备，其中各个所述栅极沟槽包括曲形底面部分。

3.根据权利要求1所述的功率半导体设备，该设备进一步包括绝缘体，该绝缘体被布置在各个栅极沟槽的底部，该绝缘体比所述栅极绝缘层厚。

4.根据权利要求1所述的功率半导体设备，该设备进一步包括：第二组栅极沟槽，该第二组栅极沟槽通过所述基区延伸到所述漂移区中；

第二周边沟槽，该第二周边沟槽被布置在所述第二栅极沟槽周围并且与所述第二栅极沟槽相交；

栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个第二栅极沟槽中；以及栅电极，该栅电极位于每个栅极沟槽中。

5.一种功率半导体设备，该设备包括：漂移区，该漂移区具有第一导电率；

基区，该基区具有第二导电率且位于所述漂移区上；

第一组栅极沟槽，该第一组栅极沟槽通过所述基区延伸到所述漂移区；

第一周边沟槽，该第一周边沟槽被布置在第一栅极沟槽周围并且与所述第一栅极沟槽相交；

栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个栅极沟槽中；

栅电极，该栅电极位于每个第一栅极沟槽中；

栅极总线，该栅极总线被布置在所述第一周边沟槽的至少一部分上并且电连接到位于所述第一周边沟槽中的所述栅电极，所述栅极总线延伸以形成场板；

其中终止沟槽被布置在所述第一周边沟槽周围。

6.根据权利要求5所述的功率半导体设备，该设备进一步包括等势环沟槽，该等势环沟槽位于所述终止沟槽周围。

7.根据权利要求5所述的功率半导体设备，其中各个所述栅极沟槽包括曲形底面。

8.根据权利要求5所述的功率半导体设备，该设备还包括绝缘体，该绝缘体被布置在各个栅极沟槽的底部，该绝缘体比所述栅极绝缘层厚。

9.根据权利要求5所述的功率半导体设备，该设备还包括第二组栅极沟槽，该第二组栅极沟槽通过所述基区延伸到所述漂移区中；

第二周边沟槽，该第二周边沟槽被布置在所述第二栅极沟槽周围并且与所述第二栅极沟槽相交；

栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个第二栅极沟槽中；以及栅电极，该栅电极位于每个栅极沟槽中；

其中所述终止沟槽还被布置在所述第二周边沟槽周围。

说明书

背景技术

参考图1，根据现有技术的功率半导体设备包括多个间隔式栅极沟槽3，各个栅极沟槽3具有沿着该栅极沟槽3侧壁的栅极绝缘物5(通常由二氧化硅构成)以及设置在栅极沟槽3中的栅电极7。现有技术的设备中的栅极沟槽3具有末端9。在已知的设计中，栅极总线11(为了更好的示出，该栅极总线11被呈现为透明的)被布置在各个栅极沟槽3的至少一端9上并与栅极沟槽3中的栅电极7电接触。

在将功率半导体设备运送给终端用户之前，对该功率半导体设备进行评估是通用的商业惯例。为了执行电压击穿评估，需要对所述设备施加例如一定的屏蔽电压。

已经观测到位于端部9的栅极绝缘物5为过早击穿的根源。因此，将屏蔽电压设置得很低以避免在评估和鉴定期间的过早击穿。因此，很难在屏蔽和鉴定处理期间对具有沟槽缺陷和类似缺陷的设备进行隔离。

因此，期望减小或者消除过早的栅极绝缘物击穿以改进所述评估和鉴定处理。

在2006年1月24日提交并且转让给本申请的受让人的美国申请11/338,215中，公开了一种克服上述问题的功率半导体设备。图2和图3显示了美国申请11/338,215中公开的设备。

参考图2和3，功率半导体设备6包括具有第一导电率的漂移区10(例如，N型)、漂移区10上的具有第二导电率的基区12(例如P型)、从基区12延伸到漂移区10的多个环形沟槽14、形成在至少毗邻基区12的各个环形沟槽14中的栅极绝缘层16、以及位于各个环形沟槽14中的环形栅电极18。各个环形沟槽14包括两个间隔式的平行沟槽14′、以及两个相对的连接着平行沟槽14′的连接沟槽14″。

设备6还包括具有第一导电率的导电区22，该导电区22位于毗邻各个环形沟槽14的各个平行沟槽14′的基区12上。此外，在两个相对的导电区22之间的基区12中形成有高导电率区24，该高导电率区24为第二导电率类型且具有比基区12(例如，P+型)更低的电阻率。

导电区22为通常被称为有源区的一部分。如图2和图3所示，各个环形沟槽14与其他环形沟槽14之间通过有源区相间隔，并且每个环形沟槽14均包括位于其中的内部区域15中的有源区。此外，连接沟槽14″是弯曲的。

栅极总线20(为了更好的示出，该栅极总线20被呈现为透明的)被布置在各个环形沟槽14的一个连接沟槽14″的至少一部分上并且被电连接到布置在环形沟槽14中的栅电极18。此外，各个环形沟槽14具有曲形底面和位于该曲形底面上的厚绝缘体26(比栅极绝缘物16厚)。漂移区10为位于基片28上的外延形成的半导体衬底，基片28具有与半导体衬底相同的半导体材料和相同的导电率。

设备6还包括第一功率电极30和第二功率电极32，所述第一功率电极30欧姆连接至导电区22和高导电率区24，所述第二功率电极32电连接至基片28。

发明内容

根据本发明的功率半导体设备包括具有第一导电率的漂移区；具有第二导电率且位于漂移区上的基区；第一组沟槽，该第一组沟槽通过所述基区延伸到所述漂移区；第一周边沟槽，该第一周边沟槽被布置在第一栅极沟槽的周围并且与第一栅极沟槽相交，从而这些栅极沟槽被相互连接；栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个栅极沟槽中；以及栅电极，该栅电极位于每个第一栅极沟槽中。
在根据本发明第一实施方式的设备中，所述周边沟槽为终止沟槽。
在根据本发明第二实施方式的设备中，终止沟槽被布置在所述周边沟槽周围。
根据本发明第三实施方式的设备还包括第二组栅极沟槽，该第二组栅极沟槽通过基区延伸到漂移区中；第二周边沟槽，该第二周边沟槽被布置在第二栅极沟槽的周围并且与第二栅极沟槽相交，从而这些第二栅极沟槽被相互连接；栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个第二栅极沟槽中；以及栅电极，该栅电极位于每个栅极沟槽中。
根据本发明的设备可以选择性地包括位于所述终止沟槽周围的等势环(EQR)沟槽。
根据本发明的另一方面，栅极总线被布置在所述周边沟槽的至少一部分上，并且该栅极总线通过栅电极上的绝缘塞(insulation plug)中的间隔式开口电连接到位于所述周边沟槽中的栅电极。可选择地，所述栅极总线可以被延伸到位于所述终止沟槽中的场板。
通过下面参考附图对本发明的描述，本发明的其他特征和优点将显而易见。

附图说明

图1显示了根据现有技术的功率半导体设备的一部分的俯视图；
图2显示了与根据本发明的设备相关的功率半导体设备的一部分的俯视图；
图3显示了图2中的设备沿着图2中的线3-3在箭头方向上观看时的横截面图；
图4示意性地显示了根据第一实施方式的设备的一部分的俯视图；
图5示意性地显示了图4中的设备沿着图4、7和9中的线5-5在箭头方向观看时的横截面图；
图6示意性地显示了图4中的设备沿着图4中的线6-6在箭头方向观看时的横截面图；
图7显示了根据本发明第二实施方式的设备的一部分的俯视图；
图8示意性地显示了图7中的设备沿着图7中的线8-8在箭头方向观看时的横截面图；
图9显示了根据本发明第三实施方式的设备的一部分的俯视图；
图10示意性地显示了图9中的设备沿着图9中的线10-10在箭头方向观看时的横截面图。

具体实施方式

参考图4、5和6，根据第一实施方式的功率半导体设备包括具有第一导电率的漂移区10(例如，N型)、位于漂移区10上的具有第二导电率的基区12(例如，P型)、从基区12延伸到漂移区10的多个条形栅极沟槽17、形成在至少毗邻基区12的各个栅极沟槽17中的栅极绝缘层16、以及位于各个栅极沟槽17中的栅电极18。
根据本发明的一个方面，周边沟槽19与栅极沟槽17相交并由此使栅极沟槽17相互连接。需要注意的是，虽然没有明确地示出，但是周边沟槽19被布置在栅极沟槽17周围并且围绕栅极沟槽17。此外，虽然没有明确地示出，但是应该注意的是周边沟槽19在栅极沟槽的两端与栅极沟槽相交，从而确保没有栅极沟槽17像现有技术的设备那样(参见图1)终止于顶端。
在根据本发明第一实施方式的设备中，周边沟槽19也是所述设备的终止区34的一部分。也就是说，在终止区34中，周边沟槽19也是终止沟槽，该终止沟槽被布置在有源区38周围并且延伸到低于基区12的深度。终止区34优选地还包括第一二氧化硅衬底40和第二二氧化硅衬底42，所述第一二氧化硅衬底40覆盖在终止沟槽36的底面和侧壁上，所述第二二氧化硅衬底42覆盖在所述第一二氧化硅衬底40上。第一二氧化硅衬底40为生长氧化物，即通过氧化外延生长硅衬底31来生长二氧化硅，从而形成该生长氧化物。第二二氧化硅衬底42通过沉积例如正硅酸乙酯(TEOS)的低密度二氧化硅衬底而形成。合起来，第一二氧化硅衬底40和第二二氧化硅衬底42形成了场绝缘体。
根据第一实施方式的设备还包括栅极总线20。从栅极总线20的延伸部分覆盖了第二二氧化硅衬底42，从而形成场板44。优选地，终止区34还包括布置在周边沟槽19周围的等势环(EQR)结构46。EQR 46包括EQR沟槽48，该EQR沟槽48的侧壁和底部上布置有二氧化硅49，并且在该EQR沟槽48中布置有多晶硅。
根据本发明第一实施方式的设备还包括具有第一导电率的导电区22，该导电区22位于毗邻各个栅极沟槽17的基区12上。此外，在两个相对的导电区22之间的基区12中形成有高导电率区24，该高导电率区24为第二导电率类型且电阻率低于基区12(例如，P+型)的电阻率。
导电区22为通常被称为有源区的一部分。如图4、5和6所示，各个沟槽17与其他沟槽17之间通过有源区相间隔。而且，有源区可以被布置在周边沟槽19和栅极沟槽17之间。
栅极总线20(为了更好的示出，该栅极总线20被呈现为透明的)被布置在周边沟槽19的至少一部分上，该周边沟槽19被电连接到布置在该周边沟槽19中的栅电极18。此外，优选地，各个沟槽17、19具有曲形底面以及该曲形底面上的厚绝缘体26(比栅极绝缘物16厚)。漂移区10为位于基片28上的外延形成的半导体衬底，所述基片28具有与半导体衬底相同的半导体材料和相同的导电率。
根据本发明的设备还包括第一功率电极30和第二功率电极32，所述第一功率电极30欧姆连接至导电区22和高导电率区24，所述第二功率电极32电连接至基片28。
参考图7和8，其中相同的数字表示相同的特征。在根据本发明第二实施方式的设备中，周边沟槽19不是终止区34的一部分。相反地，该周边沟槽19在所述设备的有源区38里面。从而，终止区34被布置在有源区38的周围并且毗邻有源区38。
参考图9和10，其中相同的数字表示相同的特征。在根据本发明第三实施方式的设备中，提供了两组或者多组栅极沟槽17，并且各个栅极沟槽17通过各自的周边沟槽19而被互相连接。因此，根据第三实施方式的设备包括通过周边沟槽19′而相交且互相连接的第一组栅极沟槽17′，以及通过周边沟槽19″而相交且互相连接的第二组栅极沟槽17″。
在所述第二和第三实施方式中，栅极总线20通过绝缘塞23中的开口15而被电连接到位于周边沟槽19中的栅电极18。根据本发明的设备可以为功率金属氧化层半导体场效晶体管(MOSFET)，在此情况下，导电区22为源区，第一功率电极30为源电极，并且第二功率电极32为漏电极。可选择地，根据本发明的设备可以为绝缘栅双极晶体管(IGBT)，在此情况下，导电区22可以为发射区，第一功率电极30可以为发射电极并且第二功率电极可以为集电极。
在优选实施方式中，漂移区10为外延形成的硅，该外延形成的硅被形成在硅基片上，栅电极18由导电多晶硅构成，并且栅极绝缘物16和绝缘体26均由二氧化硅构成。第一功率电极30、第二功率电极32以及栅极总线20和场板44可以由任何合适的金属构成，例如，铝或者铝硅。
随着根据本发明的设备中栅氧化层的击穿电压的改善，从而可以屏蔽具有更高电压的部分。在清除具有缺陷沟槽的设备时，更高的屏蔽电压是很有用的。由此，促进了评估和鉴定处理。
虽然已经结合本发明的特定实施方式描述了本发明，但许多变化和改进以及其他用途将很容易为本领域技术人员所公知。因此，优选地，本发明不应限于此处的特定公开内容，而仅由所附的权利要求来限定。
相关申请
本申请基于2005年8月17日提交的名为“TRENCH MOSFET PROCESSUSING FOUR MASKS”的美国临时申请60/709,020，并且要求该申请的权益，在此要求该申请的优先权并且其公开内容作为参考结合于此，且本申请为2006年1月24日提交的名为“POWER SEMICONDUCTOR DEVICEWITH ENDLESS GATE TRENCHES”的美国申请11/338,215的部分继续申请。