살리사이드 콘택 형성 방법

살리사이드 콘택 형성 방법{METHOD OF MAKING SALICIDE CONTACT}

본 발명은 반도체 소자의 제조 방법 중 살리사이드 콘택(Salicide Contact) 형성 방법에 관한 것으로, 특히 0.18㎛ 이하의 고 기술에서 논-살리사이드(Non-salicide) 공정을 적용하는 에스램(SRAM)의 콘택 공정을 콘택 부위에만 살리사이드를 형성시키도록 한 살리사이드 콘택 형성 방법에 관한 것이다.

도 1은 종래의 일반적으로 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도이다.

상기 도면을 참조하면, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다.

이 때, 0.25㎛ 이하의 하이 테크놀러지(high technology)에서는 샬로우 트렌치 분리(Shallow Trench Isolation; STI)를 도입하여 액티브 영역을 형성한다. 트렌치 영역은 절연막으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).

그 다음, 상기 실리콘 기판(1) 내에 P웰 및 N웰을 형성한다.

상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.

그 다음, 게이트 산화막(3)을 형성한 후 그 위에 게이트 폴리 실리콘막(4)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(4)은 등방성 식각된다.

그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.

그 다음, 게이트 측벽에 LDD 스페이서(5)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(6)을 형성한다.

이 때, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.

형성된 사이드웰에 셀프 얼라인된 N+, P+ 임플런트 공정을 마스킹 공정을 이용하여 진행하고 임플런트 된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.

그 다음, 상기 구조물 위에 제 1 층간 절연막(7)을 형성한 후 이후 살리사이드막(8)이 형성될 부분을 식각하여 제거한다.

그 다음, 상기 구조물 위에 실리사이드 형성을 위한 금속막(Ti 또는 Co)을 증착한 후 실리콘(Si)과의 결합(Alloy)을 위한 1차 어닐(anneal) 공정을 실시한다. 그리고, 결합을 하지 않은 금속막(Ti 또는 Co)을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 상기 소스/드레인 영역(6)에 살리사이드막(8)을 형성한 후 금속막(Ti 또는 Co)을 제거한다.

그 다음, 상기 구조물 위에 제 2 층간 절연막(9)을 형성한 후 금속 배선이 상기 살리사이드막(8)과 전기적으로 접속되도록 상기 제 2 층간 절연막(9)을 식각하여 콘택홀을 형성한다.

그 다음, 상기 구조물 위에 금속물질(10)을 증착한 후 패터닝하여 금속 배선을 형성한다.

도 2는 살리사이드 콘택을 사용하지 않는 종래의 에스램(SRAM)에서의 콘택 형성 방법을 설명하기 위한 공정 단면도이다.

상기 도면을 참조하면, 실리콘(Si) 기판(11) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(12)을 형성한다.

그 다음, 상기 실리콘 기판(11) 내에 P웰 또는 N웰을 형성한다.

상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.

그 다음, 게이트 산화막(13)을 형성한 후 그 위에 게이트 폴리 실리콘막(14)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(14)은 등방성 식각된다.

그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.

그 다음, 게이트 측벽에 LDD 스페이서(15)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(16)을 형성한다.

이 때, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.

형성된 사이드웰에 셀프 얼라인된 N+, P+ 주입 공정을 마스킹 공정을 이용하여 진행한다. 이때, N+, P+ 주입 도우즈(Dose)는 ∼E15 수준이며,살리사이드(Salicide) 공정이 없으므로 고온 급속 가열법(Rapid Thermal Process; RTP) 대신에 통상적인 튜브(tube)에서 어닐(Anneal) 공정을 진행한다.

그리고, LDD 도즈(Dose)는 일반적인 로직(Logic) 공정에 비해 수 배 낮은 정도로 진행한다(∼E13). 참고로, LDD 접합은 NMOS 트랜지스터에서만 형성하고, PMOS 트랜지스터의 경우에는 형성되지 않는다.

그 다음, 상기 구조물 위에 제 1 및 제 2 층간 절연막(17)(19)을 형성한 후 금속 배선이 상기 소스/드레인 영역(16)과 전기적으로 접속되도록 상기 제 2 및 제 1 층간 절연막(19)(17)을 식각하여 콘택홀을 형성한다.

그 다음, 상기 구조물 위에 금속물질(20)을 증착한 후 패터닝하여 금속 배선을 형성한다.

도 2는 에스램(SRAM) 공정에서 일반적으로 적용되는 논 살리사이드(Non-salicide) 공정이 스킵(Skip)된다는 것과 접합 형성의 방법과 히트 사이클(Heat Cycle)이 다르다는 것이 이외에는 특별히 다른점이 없다.

그러나, 상기 구성을 갖는 종래의 살리사이드 콘택 형성 방법은 다음과 같은 문제점이 있다.

0.18㎛ 이하의 기술이 적용되는 SRAM에서는 실리사이드를 이용한 저전력 SRAM(스피드는 상대적으로 느리나 누설 전류가 상당히 적어 대기 상태에서는 전력 소모가 적은 SRAM)을 구현하기가 매우 어려웠다. 그 이유는 소자의 스케일 다운(scale down)에 따른 접합 깊이가 0.2㎛ 이하로 낮아져 이러한 접합에서 실리사이드를 적용할 경우 SRAM에서 요구하는 스팩(Spec.)을 만족시키지 못하기 때문이다. 이는 실리사이드의 구조의 접합에서는 일반적인 논 실리사이드(Non-silicide) 접합에 비해 접합 내에 결함이 많고 순수 접합{실리사이드가 형성이 안된 벌크(bulk) 접합 영역} 깊이가 실리사이드에 의해 감소하여 구조적으로도 누설에 상당히 취약하기 때문이다. 이것은 특히 STI 에지{액티브(active)-필드(field) 경계부}부에서 심각하게 일어나기 때문에 무경계 콘택(borderless contact)에서는 경계 콘택(bordered contact)보다 훨씬 좋지 않은 누설 특성을 갖게 된다.

즉, 0.18㎛ 미만의 저전력 SRAM 기술에서 논-살리사이드 콘택(Non-salicide contact)의 크기가 너무 작아 콘택 저항이 너무 큰 문제점이 있었다. 이로 인해, 논-실리사이드 콘택(Non-silicide contact)의 크기는 더 이상의 셀 크기 시링크(shrink)를 어렵게 하였다. 또한, 콘택 저항이 높아지면 셀 트랜지스터의 드레인 전류도 적어지게 되어 스피드(speed)의 특성을 저하시켰다. 이러한 문제는 패스트 에스램(Fast SRAM) 제품에 대한 응용을 불가능하게 만들었다.

이러한 셀 크기의 제한을 개선하기 위해서는 무경계 콘택(borderless contact)이 필수적이며, 이를 구현하기 위해서는 콘택 부분의 실리콘(Si) 절연막 간의 평탄한 프로파일(profile)을 얻는 것이 필수적이다. 따라서, 이러한 프로파일을 구현 하기에는 상당히 어려운 식각 공정의 조절이 요구되었다.

도 3과 같은 논-살리사이드 콘택(Non-salicide contact)에서, 샬로우 트렌치 분리막과 실리콘 기판 사이에 수천 Å 두께의 콘택 식각을 진행하는 경우 실리콘 기판과 샬로우 트렌치 분리막 사이에 단차가 발생하지 않도록 조절하기는 매우 어렵다. 따라서, 샬로우 트렌치 분리막(산화막)이 콘택 식각시 노출되는 경우에는 산화막 손실(Loss)이 발생되며, 이 경우 금속과 실리콘 기판 사이에 접합 깊이가 얇아 누설 특성을 크게 저하시킨다(도 3의 A부분 참조; 누설을 유발시키는 필드 산화막의 로스(loss) 부분).

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 0.18㎛ 이하의 고 기술에서 논-살리사이드(Non-salicide) 공정을 적용하는 에스램(SRAM)의 콘택 공정을 콘택 부위에만 살리사이드(salicide)를 형성시켜줌으로써, 누설(Leakage) 특성을 논-살리사이드(Non-salicide) 콘택 수준으로 유지하면서 콘택 저항을 크게 향상시켜 트랜지스터 특성이나 스피드(Speed) 개선 뿐만 아니라 무경계 콘택(borderless contact)에서 발생될 수 있는 소자 분리막의 손실을 없애 공정의 난이도를 크게 향상시킨 살리사이드 콘택 형성 방법을 제공하는 데 있다.

도 1은 종래의 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도

도 2는 살리사이드 콘택을 사용하지 않는 종래의 에스램(SRAM)에서의 콘택 형성 방법을 설명하기 위한 공정 단면도

도 3은 종래의 살리사이드 콘택 형성 방법에 따른 문제점을 설명하기 위한 공정 단면도

도 4a 내지 도 4d는 본 발명의 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도

(도면의 주요 부분에 대한 부호의 설명)

31 : 실리콘 기판32 : 샬로우 트렌치 분리막

33 : 게이트 산화막34 : 게이트

35 : 게이트 스페이서36 : 소스 및 드레인 영역

37 : 제 1 층간 절연막38 : 제 1 콘택홀 스패이서

39 : 살리사이드막40 : 제 2 층간 절연막

41 : 금속 배선

상기 목적을 달성하기 위한 본 발명의 살리사이드 콘택 형성 방법은,

샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 웰(Well)을 형성한 다음 게이트를 한정하는 단계;

상기 게이트 한정 후 NM/PM 이온을 주입한 후 상기 게이트 측벽에 LDD 스페이서를 형성하는 단계;

상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;

상기 구조물 위에 제 1 층간 절연막을 형성한 후 살리사이드막이 형성될 부분을 사진 및 식각하여 제 1 콘택홀을 형성하는 단계;

상기 구조물 위에 절연막을 증착한 후 에치백하여 상기 제 1 콘택홀의 양쪽 측벽에 스페이서를 형성하는 단계;

상기 구조물 위에 실리사이드 형성을 위한 금속막을 형성한 후 실리콘과의 결합을 위한 1차 어닐 공정을 실시하는 단계;

상기 금속막을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 살리사이드막을 형성하는 단계;

상기 구조물 위에 제 2 층간 절연막을 형성하는 단계;

상기 살리사이드막이 금속 배선과 전기적으로 접속되도록 상기 제 2 층간 절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 및

상기 구조물 위에 금속물질을 증착한 후 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 소스/드레인 영역을 형성시킨 후 논-살리사이드(Non-salicide)의 높은 액티브(Active) 저항을 감소시키기 위하여 확산(Diffusion) 공정을 진행(850℃, 30min)하여 상대적으로 깊은 접합을 형성시키도록 하는 것을 특징으로 한다.

상기 제 1 콘택홀의 크기는 상기 제 2 콘택홀의 크기보다 작게 형성하는 것을 특징으로 한다.

상기 제 1 층간 절연막은 질화막으로 형성하고, 상기 제 2 층간 절연막은 산화막으로 형성하는 것을 특징으로 한다.

(실시예)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 4a 내지 도 4d는 본 발명의 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도이다.

먼저 도 4a를 참조하면, 실리콘(Si) 기판(31) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(32)을 형성한다.

이 때, 0.25㎛ 이하의 하이 테크놀러지(high technology)에서는 샬로우 트렌치 분리(Shallow Trench Isolation; STI)를 도입하여 액티브 영역을 형성한다. 트렌치 영역은 절연막으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).

그 다음, 상기 실리콘 기판(31) 내에 P웰 및 N웰을 형성한다.

상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.

그 다음, 게이트 산화막(33)을 형성한 후 그 위에 게이트 폴리 실리콘막(34)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(34)은 등방성 식각된다.

그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.

그 다음, 게이트 측벽에 LDD 스페이서(35)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(36)을 형성한다.

여기서, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.

형성된 사이드웰에 셀프 얼라인된 N+, P+ 주입 공정을 마스킹 공정을 이용하여 진행하고 주입 된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.

그리고, 소스와 드레인을 형성시킨 후 논-살리사이드(Non-salicide)의 높은 액티브(Active) 저항을 감소시키기 위하여 일반적인 확산(Diffusion) 공정을 진행(850℃, 30min)하여 상대적으로 깊은 접합을 형성시킨다.

그 다음, 도 4b와 같이, 상기 구조물 위에 제 1 층간 절연막(37)을 형성한 후 콘택 마스크(Contact mask)를 이용, 이후에 살리사이드막(39)이 형성될 부분을 사진 및 식각(Photo & Etch)하여 제 1 콘택홀을 형성한다. 이 때, 액티브 오픈 영역은 제 1 콘택홀 부위만 해당된다.

그 다음, 형성된 제 1 콘택홀에 절연막을 증착한 다음 에치백(Etch back)을 실시하여 제 1 콘택홀의 양쪽에 측벽(sidewall; 38)을 형성한다.

그 다음, 도 4c와 같이, 상기 구조물 위에 실리사이드 형성을 위한 금속막(Ti 또는 Co)을 증착한 후 실리콘(Si)과의 결합(Alloy)을 위한 1차 어닐(anneal) 공정을 실시한다. 그리고, 결합을 하지 않은 금속막(Ti 또는 Co)을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 상기 소스/드레인 영역(36)에 살리사이드막(39)을 형성한다.

그 다음, 상기 구조물 위에 제 2 층간 절연막(40)을 형성한다.

그 다음, 도 4d와 같이, 이후에 형성될 금속 배선이 상기 살리사이드막(39)과 전기적으로 접속되도록 상기 제 2 층간 절연막(40)을 식각하여 제 2 콘택홀을 형성한다.

그 다음, 상기 구조물 위에 금속물질(41)을 증착한 후 패터닝하여 금속 배선을 형성한다.

이상에서 설명한 바와 같이, 본 발명에 의한 살리사이드 콘택 형성 방법은 다음과 같은 효과가 있다.

즉, 콘택 영역만 선택적으로 실리사이드를 형성시킴으로써 저전력 SRAM 같은 고 품질(high quality) 수준의 누설 특성을 요구하는 제품에 있어서, 0.18㎛ 이하의 선폭을 요구하는 공정이 적용된 경우 누설 특성은 논-살리사이드(Non-salicide) 접합을 적용한 경우와 유사한 수준을 유지하면서 콘택 저항을 획기적으로 개선할 수 있다. 이에 따라, 0.18㎛ 이하의 고 기술에도 적용할 수 있다.

또한, 콘택 크기를 줄일 수가 있으므로 셀 크기도 시링크(shrink)할 수 있어 메모리 밀도를 개선할 수 있다.

그리고, 실리사이드 콘택 적용으로 셀 트랜지스터나 로직 트랜지스터의 성능 또한 개선되어 스피드 특성을 향상 시킬 수 있다.

또한, 공정 측면에서는 제 1 층간 절연막을 형성할 때 제 2 층간 절연막에배해 상대적으로 얇은 절연막을 사용하게 되므로 제 2 콘택홀에서보다 더 작은 콘택을 패턴할 수 있어 무경계 콘택(콘택의 액티브 오버랩 = 0)인 경우에도 콘택 부위에 필드를 노출시키지 않도록 할 수 있으며, 얇은 절연막을 에칭하므로써 공정 조절 측면에서도 유리하다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.