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91. 发明专利

JP3805624B2 Dram cell device and a method of manufacturing the same 有权
公开(公告)号：JP3805624B2
公开(公告)日：2006-08-02
申请号：JP2000572936
申请日：1999-09-15
申请人：インフィネオンテヒノロギーズアーゲーInfineon TechnologiesAG
发明人：ヴィラー、ヨーゼフ , シュレッサー、ティル , ホフマン、フランツ
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10864 , H01L27/10841 , H01L27/10876

92. 发明专利

JP2005051246A Vertical dram device having self-aligning function of shaping upper trench, and method for forming the same 有权
标题翻译：具有形成上光束的自对准功能的垂直DRAM器件及其形成方法
公开(公告)号：JP2005051246A
公开(公告)日：2005-02-24
申请号：JP2004222267
申请日：2004-07-29
申请人： Internatl Business Mach Corp , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人： CHENG KANGGUO , RAMACHANDORA DEIVAKARUNI , SUNG C Y
IPC分类号： H01L27/108 , H01L21/336 , H01L21/8242 , H01L27/02
CPC分类号： H01L27/10876 , H01L27/0207 , H01L27/10864 , H01L27/1087 , H01L29/945
摘要： PROBLEM TO BE SOLVED: To provide a method and a structure for a vertical DRAM device having a self-aligning function of shaping upper trench. SOLUTION: The method and the structure of a memory storage cell in a semiconductor substrate include forming of a dopant source material, covering a lower portion of a deep trench formed in the substrate. The upper portion of the trench is generally shaped into a rectangular form, and an embedded electrode plate of a trench capacitor by annealing the dopant source material. The embedded electrode plate is self-aligned, with respect to the shaped upper-portion of the trench. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：解决的问题：提供一种具有成形上沟槽自对准功能的垂直DRAM器件的方法和结构。解决方案：半导体衬底中的存储器存储单元的方法和结构包括形成掺杂剂源材料，覆盖形成在衬底中的深沟槽的下部。沟槽的上部通常通过对掺杂剂源材料进行退火而成形为矩形形状，以及沟槽电容器的嵌入式电极板。嵌入式电极板相对于沟槽的成形上部自对准。版权所有（C）2005，JPO＆NCIPI

93. 发明专利

JP2005504440A Semiconductor memory which includes a memory cell including a vertical selection transistor, and a method for manufacturing 审中-公开
公开(公告)号：JP2005504440A
公开(公告)日：2005-02-10
申请号：JP2003531529
申请日：2002-08-14
申请人：インフィネオンテクノロジーズアクチエンゲゼルシャフト
发明人：グーチェ，マルティン , ゲーベル，ベルント , ケルシュ，アルフレート , ザイドル，ハーラルト , シューマン，ディルク , シュタインヘーグル，ヴェルナー , ポップ，マルティン , リュッツェン，ヨーン
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10864 , H01L27/10841 , H01L27/10867 , H01L27/10891
摘要：半導体メモリー（５）を製造するために、第１トレンチ（２５）内にトレンチキャパシタ（３０）を配置する。基板（１５）内における、第１トレンチ（２５）の側面に第１縦トレンチ（５５）を配置し、第１トレンチ（５５）のもう一方の側面に、平行な第２縦トレンチ（６０）を配置する。第１縦トレンチ（５５）の中に第１スペーサーワード線（７０）を配置し、第２縦トレンチ（６０）の中に第２スペーサーワード線（７５）を配置する。第１トレンチ（２５）の中における、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との間に、接続板（８０）を配置する。第１スペーサーワード線（７０）の方向の接続板の厚さ（１１０）は、第１スペーサーワード線（７０）の方向の第１トレンチ（２５）の幅の半分よりも小さい。

94. 发明专利

JP2004534403A The structure and method of manufacturing the embedded vertical dram array with the silicide-bit line and the polysilicon interconnection 有权
公开(公告)号：JP2004534403A
公开(公告)日：2004-11-11
申请号：JP2003511313
申请日：2002-06-27
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：グリューニング、ウルリーケ , ディヴァカルニ、ラマチャンドラ , ネズビット、ラリー , マンデルマン、ジャック , レイデンズ、カール
IPC分类号： H01L21/8234 , H01L21/8242 , H01L27/088 , H01L27/108
CPC分类号： H01L27/10891 , H01L27/10864 , H01L27/10876 , H01L27/10894
摘要：【課題】シリサイド・ビット線およびポリシリコン相互接続を備えたエンベデッド垂直ＤＲＡＭアレイの構造および製造方法を提供すること。
【解決手段】エンベデッド垂直ＤＲＡＭセルを製作する構造およびプロセスが、アレイ領域内にシリサイド・ポリシリコン層を有する垂直ＭＯＳＦＥＴＤＲＡＭと、ランディング・パッドまたは相互接続構造あるいはその両方と、サポート・ソースおよびドレイン領域またはゲート・スタックあるいはその両方との製作を含む。このプロセスによって、ＭＯメタライゼーションが不要になる。
【選択図】図１２

96. 发明专利

JPS6126253A Semiconductor memory device and manufacture thereof 失效
标题翻译：半导体存储器件及其制造
公开(公告)号：JPS6126253A
公开(公告)日：1986-02-05
申请号：JP14603884
申请日：1984-07-16
申请人： Nippon Telegr & Teleph Corp
发明人： NAKAJIMA BAN , MINEGISHI KAZUSHIGE , MIURA KENJI , MORIE TAKASHI , SOMATANI SATOFUMI
IPC分类号： H01L27/10 , H01L21/822 , H01L21/8242 , H01L27/04 , H01L27/108 , H01L29/78
CPC分类号： H01L27/10864 , H01L27/10876
摘要： PURPOSE:To enable the reduction in memory cell area by a method wherein a groove-type capacitor is formed over the periphery of a memory cell, and a transfer gate is constructed inside thereof by means of a vertical MOSFET. CONSTITUTION:A laminated film consisting of an N type substrate 5, an Si oxide film 6, an Si nitride film 7, and a pad oxide film 8 is formed in the cell region of a P type Si substrate, and the groove 9 is formed. Next, a boron ion implanted layer 10 is formed at the bottom of the groove 9. Thereafter, the film 6 is removed and a capacitor oxide film 13 is formed on the side surface of the groove 9. In this state, poly Si 14 of low resistivity is deposited only in the groove 9, and a selective oxide film 111 is formed on its surface. Then, an Si oxide film 61 is deposited over the whole surface, and a groove 91 is formed at the center of the island A. An N type semiconductor layer 51 is formed at the bottom of the groove 91, and a gate oxide film 16, a poly Si 142, and an Si oxide film 17 are formed on the side surface of the groove 91; besides, poly Si 143 of low resistance is deposited in the groove 91. The transfer gate part composed of a vertical MOSFET is formed by patterning.
摘要翻译：目的：为了通过在存储单元的周围形成槽型电容器的方法来实现存储单元面积的减小，并且通过垂直MOSFET在其内部构成传输栅极。构成：在P型Si衬底的单元区域中形成由N型衬底5，Si氧化膜6，氮化硅膜7和衬垫氧化膜8组成的层叠膜，并形成沟槽9 。接下来，在槽9的底部形成硼离子注入层10.之后，除去膜6，在槽9的侧面形成电容器氧化膜13.在这种状态下，低电阻率仅沉积在槽9中，并且在其表面上形成选择性氧化物膜111。然后，在整个表面上沉积Si氧化物膜61，并且在岛A的中心形成有槽91.在槽91的底部形成N型半导体层51，并且形成栅极氧化膜16 ，多晶Si 142和Si氧化物膜17形成在槽91的侧表面上; 此外，低电阻的多晶硅143沉积在凹槽91中。由垂直MOSFET构成的传输栅极部分通过图案化形成。

98. 发明专利

JP2007123893A Gain, cell, and method for manufacturing and using the same 有权
标题翻译：增益，细胞及其制造和使用方法
公开(公告)号：JP2007123893A
公开(公告)日：2007-05-17
申请号：JP2006290462
申请日：2006-10-25
申请人： Internatl Business Mach Corp , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人： MANDELMAN JACK A , CHENG KANGGUO
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10841 , G11C11/403 , G11C11/405 , H01L27/0207 , H01L27/10864 , H01L27/10894 , H01L29/045
摘要： PROBLEM TO BE SOLVED: To provide improved gain and cell and a method for manufacturing and using the same. SOLUTION: In a first embodiment, the memory cell of a substrate containing (1) a PFET having almost planar orientation to the surface of the substrate and (2) an NFET coupled to an almost planar PFET is provided. The orientation of the NFET inside the substrate is almost vertical to that of the PFET. The invention includes many other embodiments. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供改进的增益和电池及其制造和使用方法。解决方案：在第一实施例中，提供了一种衬底的存储单元，其包含（1）具有与衬底表面几乎平面取向的PFET和（2）耦合到几乎平面的PFET的NFET。衬底内部NFET的取向几乎与PFET垂直。本发明包括许多其它实施例。版权所有（C）2007，JPO＆INPIT

100. 发明专利

JP3808700B2 Semiconductor device and a method of manufacturing the same 有权
公开(公告)号：JP3808700B2
公开(公告)日：2006-08-16
申请号：JP2000371106
申请日：2000-12-06
申请人：株式会社東芝
发明人：敬山田 , 健梶山
IPC分类号： H01L27/108 , H01L21/8242 , H01L27/12
CPC分类号： H01L27/10864 , H01L27/10841 , H01L27/10867 , H01L27/10876 , H01L27/10891 , H01L27/1203

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