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21. 发明申请

WO2006078860A2 STORAGE EFFICIENT SLIDING WINDOW SUM 审中-公开
标题翻译：存储高效滑动窗口SUM
公开(公告)号：WO2006078860A2
公开(公告)日：2006-07-27
申请号：PCT/US2006/001969
申请日：2006-01-19
申请人： UTSTARCOM, INC.
发明人： WANG, Cindy
IPC分类号： H04B1/69
CPC分类号： H04L27/22 , H03K2005/00241 , H04L27/2275 , H04L2025/03401 , H04L2027/0046 , H04L2027/0063
摘要： A delay buffer includes a first shift register (50) receiving input data and having a shift signal input port. The first shift register right shifts the input data responsive to a shift signal on the shift signal input port. The shift signal is determined based on an effective bit width of the input data. A first delay line (56) receives the shifted data from the first shift register while a second delay line (58) of equal length to the first delay line receives the shift signal. A second shift register (60) receives the output from the first delay line and receives the output of the second delay line on a shift signal input port (62). The second shift register then left shifts the data contained therein according to the shift signal.
摘要翻译：延迟缓冲器包括接收输入数据并具有移位信号输入端口的第一移位寄存器（50）。第一移位寄存器根据移位信号输入端口上的移位信号，右移位输入数据。基于输入数据的有效位宽来确定移位信号。第一延迟线（56）接收来自第一移位寄存器的移位数据，而与第一延迟线等长的第二延迟线（58）接收移位信号。第二移位寄存器（60）接收来自第一延迟线的输出，并接收移位信号输入端口（62）上的第二延迟线的输出。然后，第二移位寄存器根据移位信号移位其中包含的数据。

22. 发明公开

EP1282229A1 Digitally controlled analog delay locked loop (DLL) 有权
标题翻译：数字电影，分析Verzögerungsregelschleife
公开(公告)号：EP1282229A1
公开(公告)日：2003-02-05
申请号：EP01127404.0
申请日：2001-11-23
申请人： CYPRESS SEMICONDUCTOR CORPORATION
发明人： Fiscus, Timothy E.
IPC分类号： H03K5/15 , H03K5/13 , H03L7/087 , H03L7/081
CPC分类号： H03L7/0814 , H03K5/133 , H03K2005/00026 , H03K2005/00208 , H03K2005/00241 , H03L7/087
摘要： An apparatus comprising an analog delay line and a control circuit. The analog delay line may be configured to generate an output signal in response to an input signal, a first control signal, and a second control signal. A phase of the output signal may be (i) coarsely adjustable with respect to the input signal in response to the first control signal and (ii) finely and continuously adjustable in response to the second control signal. The control circuit may be configured to generate the first and the second control signals in response to the input signal and the output signal.
摘要翻译：一种包括模拟延迟线和控制电路的装置。模拟延迟线可以被配置为响应于输入信号，第一控制信号和第二控制信号而产生输出信号。输出信号的相位可以是（i）响应于第一控制信号而相对于输入信号可粗略调节，以及（ii）响应于第二控制信号精细地且连续地调节。控制电路可以被配置为响应于输入信号和输出信号而产生第一和第二控制信号。

23. 发明公开

EP0596656A3 Programmable clock skew adjustment circuit 失效
标题翻译：用于调整时钟歪斜可编程电路。
公开(公告)号：EP0596656A3
公开(公告)日：1994-12-07
申请号：EP93308615.9
申请日：1993-10-28
申请人： AT&T Corp.
发明人： Muscavage, Richard
IPC分类号： G06F1/10 , H03K5/135 , H03K5/15
CPC分类号： H03B27/00 , H03K2005/00234 , H03K2005/00241 , H03L7/081 , H03L7/0996
摘要： An integrated circuit has an oscillator (18) for generating a plurality of phases of an oscillator clock signal (CLK1, CLK2, CLK3, CLK4). Each phase of the oscillator clock clocks a respective one of a plurality of ring shift registers (30, 32, 34, 36). The output (44) of each stage of the ring shift registers is a phase of a desired clock signal and is an input to a multiplexer (38, 46, 48, 50, 52, 54, 56, 58) than can selectively provide one of the desired clock phases as the output of the multiplexer (42, 74, 76, 78, 80, 82, 84, 86). In another embodiment of the invention the ring shift registers generate half of the phases of a desired clock signal at a multiple of the desired frequency. The multiplexer output clocks a divide by two circuit which is followed by another level of multiplexing to generate the other half of the phases and to divide down to the desired frequency.

24. 发明授权

EP1617561B1 System and Method for Producing Precision Timing Signals 有权
标题翻译：系统和方法，用于产生高精度的定时信号的
公开(公告)号：EP1617561B1
公开(公告)日：2008-02-27
申请号：EP05105768.5
申请日：2005-06-28
申请人： TEXAS INSTRUMENTS INC.
发明人： Teutsch, Alexander , Al-Shyoukh, Mohammad , Cunningham, Nicola
IPC分类号： H03K5/15
CPC分类号： H03L7/06 , G01S7/282 , G01S13/18 , G01S13/222 , H03K2005/00097 , H03K2005/00241

25. 发明公开

EP1617561A2 System and Method for Producing Precision Timing Signals 有权
标题翻译：系统和Verfahren zum Produzieren von Timingsignalen hoherPräzision
公开(公告)号：EP1617561A2
公开(公告)日：2006-01-18
申请号：EP05105768.5
申请日：2005-06-28
申请人： TEXAS INSTRUMENTS INC.
发明人： Teutsch, Alexander , Al-Shyoukh, Mohammad , Cunningham, Nicola
IPC分类号： H03K5/15
CPC分类号： H03L7/06 , G01S7/282 , G01S13/18 , G01S13/222 , H03K2005/00097 , H03K2005/00241
摘要： Systems and methods are provided for providing precision timing signals. A first register bank 106, driven by a first signal from a clock 102, provides a first delay along a first signal path. A second register bank 108, driven by a second clock signal related to the first clock signal, provides a second delay along a second signal path. A system control 104 controls at least one of the first and second banks of registers to control the first and second delays, to provide a desired skew between the output of the first signal path and the second signal path.
摘要翻译：提供了提供精确定时信号的系统和方法。由来自时钟102的第一信号驱动的第一寄存器组106沿着第一信号路径提供第一延迟。由与第一时钟信号相关的第二时钟信号驱动的第二寄存器组108沿着第二信号路径提供第二延迟。系统控制器104控制第一和第二组寄存器中的至少一个以控制第一和第二延迟，以在第一信号路径的输出和第二信号路径之间提供期望的偏差。

26. 发明公开

EP0596656A2 Programmable clock skew adjustment circuit 失效
标题翻译： Programmierbare Schaltung zur Anpassung einer Taktverschiebung。
公开(公告)号：EP0596656A2
公开(公告)日：1994-05-11
申请号：EP93308615.9
申请日：1993-10-28
申请人： AT&T Corp.
发明人： Muscavage, Richard
IPC分类号： G06F1/10 , H03K5/135 , H03K5/15
CPC分类号： H03B27/00 , H03K2005/00234 , H03K2005/00241 , H03L7/081 , H03L7/0996
摘要： An integrated circuit has an oscillator (18) for generating a plurality of phases of an oscillator clock signal (CLK1, CLK2, CLK3, CLK4). Each phase of the oscillator clock clocks a respective one of a plurality of ring shift registers (30, 32, 34, 36). The output (44) of each stage of the ring shift registers is a phase of a desired clock signal and is an input to a multiplexer (38, 46, 48, 50, 52, 54, 56, 58) than can selectively provide one of the desired clock phases as the output of the multiplexer (42, 74, 76, 78, 80, 82, 84, 86). In another embodiment of the invention the ring shift registers generate half of the phases of a desired clock signal at a multiple of the desired frequency. The multiplexer output clocks a divide by two circuit which is followed by another level of multiplexing to generate the other half of the phases and to divide down to the desired frequency.
摘要翻译：集成电路具有用于产生振荡器时钟信号（CLK1，CLK2，CLK3，CLK4）的多个相位的振荡器（18）。振荡器时钟的每个相位对多个环形移位寄存器（30,32,34,36）中的相应一个进行时钟。环移位寄存器的每个级的输出（44）是期望时钟信号的相位，并且是多路复用器（38,46,48,50,52,54,56,58）的输入，可以选择性地提供一个作为多路复用器（42,74,76,78,80,82,84,86）的输出的所需时钟相位。在本发明的另一个实施例中，环移位寄存器以期望频率的倍数产生所需时钟信号的一半相位。多路复用器输出将除以两个电路进行时钟分频，然后再进行另一个复用电平，以产生另一半的相位并分频到所需的频率。

27. 发明申请

WO2008149480A1 受信回路及びデータ伝送システム审中-公开
标题翻译：接收电路和数据传输系统
公开(公告)号：WO2008149480A1
公开(公告)日：2008-12-11
申请号：PCT/JP2008/000352
申请日：2008-02-26
申请人：パナソニック株式会社 , 吉河武文
发明人：吉河武文
IPC分类号： H04L25/02 , H03K19/0175 , H04L25/49
CPC分类号： H03K19/018507 , H03K3/356017 , H03K5/06 , H03K5/133 , H03K2005/00058 , H03K2005/00241 , H04L25/0272 , H04L25/028 , H04L25/0292 , H04L25/08 , H04L25/493
摘要：　伝送線路に現れる電圧振幅を抑えられるようにする。電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。
摘要翻译：一种能够降低出现在传输线上的电压振幅的接收机电路。与用于通过电流信号传输信息的第一和第二传输线连接的接收器电路具有第一和第二电流源，用于将每个流动电流转换成电压的第一和第二信号转换部分，其源极连接到第一电流源和第一传输线，并且其漏极连接到第一信号转换部分，以及第二晶体管，其源极连接到第二电流源和第二传输线，并且其漏极连接到第二信号转换部分。第一晶体管的栅极和漏极分别与第二晶体管的漏极和栅极连接。

28. 发明申请

WO2006078860A8 STORAGE EFFICIENT SLIDING WINDOW SUM 审中-公开
标题翻译：存储高效滑动窗口SUM
公开(公告)号：WO2006078860A8
公开(公告)日：2007-08-09
申请号：PCT/US2006001969
申请日：2006-01-19
申请人： MARVELL WORLD TRADE LTD
发明人： WANG CINDY CHUN , XU XIANGYANG SIMON , CHEN XIAOCHU
IPC分类号： H04B1/69
CPC分类号： H04L27/22 , H03K2005/00241 , H04L27/2275 , H04L2025/03401 , H04L2027/0046 , H04L2027/0063
摘要： A delay buffer includes a first shift register (50) receiving input data and having a shift signal input port. The first shift register right shifts the input data responsive to a shift signal on the shift signal input port. The shift signal is determined based on an effective bit width of the input data. A first delay line (56) receives the shifted data from the first shift register while a second delay line (58) of equal length to the first delay line receives the shift signal. A second shift register (60) receives the output from the first delay line and receives the output of the second delay line on a shift signal input port (62). The second shift register then left shifts the data contained therein according to the shift signal.
摘要翻译：延迟缓冲器包括接收输入数据并具有移位信号输入端口的第一移位寄存器（50）。第一移位寄存器根据移位信号输入端口上的移位信号，右移位输入数据。基于输入数据的有效位宽来确定移位信号。第一延迟线（56）从第一移位寄存器接收移位的数据，而与第一延迟线等长的第二延迟线（58）接收移位信号。第二移位寄存器（60）接收来自第一延迟线的输出，并接收移位信号输入端口（62）上的第二延迟线的输出。然后，第二移位寄存器根据移位信号移位其中包含的数据。

29. 发明申请

WO2004059839A1 CIRCUIT ARRANGEMENT 审中-公开
标题翻译：电路布置
公开(公告)号：WO2004059839A1
公开(公告)日：2004-07-15
申请号：PCT/IB2003/006215
申请日：2003-12-22
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , NEGISHI, Nobuji , KISHIDA, Masaya
发明人： NEGISHI, Nobuji , KISHIDA, Masaya
IPC分类号： H03K5/13
CPC分类号： H03K5/135 , G11C19/00 , G11C19/28 , H03K2005/00241
摘要： An object of the present invention is to provide a circuit device in which the power consumption can be reduced without the dedicated signal. A circuit device (1) comprising a D flip-flop (F0) for receiving a pulse of a clock signal (CK) to introduce data thereinto and output said introduced data and a shift register (2), comprising the D flip-flops (F1 to F7) for introducing the data thereinto in accordance with the pulse to output the introduced data, for processing the outputted data from the D flip-flop (F0), wherein the circuit device (1) comprises a control circuit (3) for controlling whether the D flip-flops (F1 to F7) are supplied with the pulse of the clock signal (CK) on the basis of outputted data from the D flip-flop (F0) in accordance with the pulse of the clock signal (CK) and data to be introduced into the D flip-flop (F0) in accordance with the next pulse.
摘要翻译：本发明的目的是提供一种电路装置，其中可以在没有专用信号的情况下降低功耗。一种电路装置（1），包括用于接收时钟信号（CK）的脉冲以引入数据并输出所述引入的数据的D触发器（F0）和移位寄存器（2），包括D个触发器（ F1至F7），用于根据脉冲引入数据以输出引入的数据，用于处理来自D触发器（F0）的输出数据，其中电路装置（1）包括控制电路（3），用于基于来自D触发器（F0）的输出数据，根据时钟信号（CK）的脉冲来控制D触发器（F1〜F7）是否被提供时钟信号（CK）的脉冲）和根据下一个脉冲引入D触发器（F0）的数据。

30. 发明申请

WO2006078860A3 STORAGE EFFICIENT SLIDING WINDOW SUM 审中-公开
标题翻译：存储高效滑动窗口SUM
公开(公告)号：WO2006078860A3
公开(公告)日：2009-05-07
申请号：PCT/US2006001969
申请日：2006-01-19
申请人： MARVELL WORLD TRADE LTD
发明人： WANG CINDY CHUN , XU XIANGYANG SIMON , CHEN XIAOCHU
IPC分类号： H04L25/00
CPC分类号： H04L27/22 , H03K2005/00241 , H04L27/2275 , H04L2025/03401 , H04L2027/0046 , H04L2027/0063
摘要： A delay buffer includes a first shift register (50) receiving input data and having a shift signal input port. The first shift register right shifts the input data responsive to a shift signal on the shift signal input port. The shift signal is determined based on an effective bit width of the input data. A first delay line (56) receives the shifted data from the first shift register while a second delay line (58) of equal length to the first delay line receives the shift signal. A second shift register (60) receives the output from the first delay line and receives the output of the second delay line on a shift signal input port (62). The second shift register then left shifts the data contained therein according to the shift signal.
摘要翻译：延迟缓冲器包括接收输入数据并具有移位信号输入端口的第一移位寄存器（50）。第一移位寄存器根据移位信号输入端口上的移位信号，右移位输入数据。基于输入数据的有效位宽来确定移位信号。第一延迟线（56）接收来自第一移位寄存器的移位数据，而与第一延迟线等长的第二延迟线（58）接收移位信号。第二移位寄存器（60）接收来自第一延迟线的输出，并接收移位信号输入端口（62）上的第二延迟线的输出。然后，第二移位寄存器根据移位信号移位其中包含的数据。

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