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61. 发明申请

WO2014181597A1 静電気保護素子および発光モジュール审中-公开
标题翻译：静电保护元件和发光模块
公开(公告)号：WO2014181597A1
公开(公告)日：2014-11-13
申请号：PCT/JP2014/058720
申请日：2014-03-27
申请人：株式会社村田製作所
发明人：渡邊君則 , 佐藤誠一 , 渡辺俊哉 , 大川忠行 , 荒木聖人 , 山本悌二
IPC分类号： H01L21/329 , H01L21/822 , H01L27/04 , H01L29/861 , H01L29/866 , H01L29/868 , H01L33/48
CPC分类号： H01L25/167 , H01L23/481 , H01L23/585 , H01L23/60 , H01L27/0248 , H01L27/0694 , H01L29/866 , H01L33/62
摘要：静電気保護素子（１０）は、高抵抗の半導体材料からなる基体（２０）を備える。基体（２０）の第１主面には、第１方向に沿って間隔を空けて、外部接続用ランド（２２，２３）が形成されている。基体（２０）の第１主面には、半導体プロセスにより、ダイオード部（３０）が形成されている。ダイオード部（３０）は、第１方向に沿った、外部接続用ランド（２２，２３）の形成領域の間に形成されている。高濃度領域（４０）は、基体（２０）と同じ極性で、基体（２０）よりも不純物を多く含む領域である。高濃度領域（４０）は、基体（２０）を平面視して環状であり、ダイオード部（３０）を囲む形状で形成されている。
摘要翻译：该静电保护元件（10）设置有由高电阻率半导体材料构成的基座（20）。在基座（20）的第一主表面上形成有沿第一方向间隔开的外部连接平台（22,23）。在基极（20）的第一主表面上，通过半导体工艺形成二极管（30）。二极管（30）沿着第一方向形成在外部连接焊盘（22,23）的形成区域之间。高浓度区域（40）具有与基底（20）相同的极性，并且比基底（20）含有更多的杂质。当从上方观察基座（20）时，高浓度区域（40）具有环形形状，并且形成为围绕二极管（30）的形状。

62. 发明申请

WO2012177934A2 INTEGRATED CIRCUITS WITH COMPONENTS ON BOTH SIDES OF A SELECTED SUBSTRATE AND METHODS OF FABRICATION 审中-公开
标题翻译：集成电路与选择的基板两面的组件和制造方法
公开(公告)号：WO2012177934A2
公开(公告)日：2012-12-27
申请号：PCT/US2012/043625
申请日：2012-06-21
申请人： PEREGRINE SEMICONDUCTOR CORPORATION , CABLE, James S. , MISCIONE, Anthony Mark , REEDY, Ronald E.
发明人： CABLE, James S. , MISCIONE, Anthony Mark , REEDY, Ronald E.
IPC分类号： H01L27/06
CPC分类号： H01L27/1203 , H01L21/78 , H01L27/0694 , H01L2224/0401 , H01L2224/04042 , H01L2224/11002 , H01L2224/16227 , H01L2224/48227 , H01L2224/73257 , H01L2224/94 , H01L2924/15192 , H01L2224/11
摘要： Novel integrated circuits (SOI ICs), and methods for making and mounting the ICs are disclosed. In one embodiment, an IC comprises a first circuit layer of the IC formed from an active layer of an SOI wafer. The first circuit layer is coupled to a first surface of buffer layer, and a second surface of the buffer layer is coupled to a selected substrate comprising an insulating material. The selected substrate may be selected, without limitation, from the following types: sapphire, quartz, silicon dioxide glass, piezoelectric materials, and ceramics. A second circuit layer of the IC are formed, coupled to a second surface of the selected substrate. In one embodiment of a mounted IC, the first circuit layer is coupled to contact pads on a package substrate via solder bumps or copper pillars. The second circuit layer is coupled to contact pads on the package substrate via wire bonds. Interconnects on the package substrate provide coupling between the first circuit layer, the second circuit layer, and external circuit components. In one embodiment, a method for making the ICs comprises the steps of: forming the first circuit layer from an active layer of an SOI wafer, wherein the SOI wafer comprises a buffer layer disposed between an active layer and a silicon substrate; removing the silicon substrate; coupling a selected substrate to the buffer layer, and forming the second circuit layer, coupled to the selected substrate.
摘要翻译：公开了新型集成电路（SOI IC）以及制造和安装IC的方法。在一个实施例中，IC包括由SOI晶片的有源层形成的IC的第一电路层。第一电路层耦合到缓冲层的第一表面，并且缓冲层的第二表面耦合到包括绝缘材料的选定的衬底。所选择的衬底可以选自但不限于以下类型：蓝宝石，石英，二氧化硅玻璃，压电材料和陶瓷。形成IC的第二电路层，耦合到所选择的衬底的第二表面。在安装的IC的一个实施例中，第一电路层通过焊料凸块或铜柱与封装衬底上的接触焊盘耦合。第二电路层通过引线接合耦合到封装衬底上的接触焊盘。封装衬底上的互连提供第一电路层，第二电路层和外部电路组件之间的耦合。在一个实施例中，制造IC的方法包括以下步骤：从SOI晶片的有源层形成第一电路层，其中SOI晶片包括设置在有源层和硅衬底之间的缓冲层; 去除硅衬底; 将所选择的衬底耦合到缓冲层，以及形成耦合到所选择的衬底的第二电路层。

63. 发明申请

WO2015112557A1 METHODS AND APPARATUSES WITH VERTICAL STRINGS OF MEMORY CELLS AND SUPPORT CIRCUITRY 审中-公开
标题翻译：方法和装置与存储器细胞的垂直线和支持电路
公开(公告)号：WO2015112557A1
公开(公告)日：2015-07-30
申请号：PCT/US2015/012185
申请日：2015-01-21
申请人： MICRON TECHNOLOGY, INC.
发明人： HASEGAWA, Takehiro , SAKUI, Koji
IPC分类号： G11C5/02 , G11C5/04 , H01L27/115
CPC分类号： H01L27/11531 , G11C5/145 , G11C16/0483 , H01L21/28273 , H01L21/28282 , H01L27/0694 , H01L27/115 , H01L27/11546 , H01L27/11556 , H01L27/11573 , H01L27/11582 , H01L29/66477 , H01L29/78
摘要： Apparatuses and methods have been disclosed. One such apparatus includes strings of memory cells formed on a topside of a substrate. Support circuitry is formed on the backside of the substrate and coupled to the strings of memory cells through vertical interconnects in the substrate. The vertical interconnects can be transistors, such as surround substrate transistors and/or surround gate transistors.
摘要翻译：已经公开了装置和方法。一种这样的设备包括形成在基板的顶侧上的一系列存储单元。支撑电路形成在衬底的背面，并通过衬底中的垂直互连耦合到存储器单元串。垂直互连可以是诸如环绕衬底晶体管和/或环绕栅极晶体管的晶体管。

64. 发明申请

WO2014182449A1 ELECTROSTATIC DISCHARGE DIODE 审中-公开
标题翻译：静电放电二极管
公开(公告)号：WO2014182449A1
公开(公告)日：2014-11-13
申请号：PCT/US2014/035076
申请日：2014-04-23
申请人： QUALCOMM INCORPORATED
发明人： RAMACHANDRAN, Vidhya , HENDERSON, Brian M. , GU, Shiqun , TAN, Chiew-Guan , KIM, Jung Pill , KIM, Taehyun
IPC分类号： H01L27/06 , H01L23/48 , H01L23/60 , H01L25/065 , H01L27/02
CPC分类号： H01L29/66128 , H01L21/304 , H01L21/762 , H01L21/76898 , H01L23/481 , H01L23/49827 , H01L23/525 , H01L23/535 , H01L23/60 , H01L25/0657 , H01L27/0255 , H01L27/0296 , H01L27/0694 , H01L27/0814 , H01L29/0649 , H01L29/66143 , H01L29/8611 , H01L29/872 , H01L2224/02372 , H01L2224/0239 , H01L2224/0401 , H01L2224/05548 , H01L2224/0557 , H01L2224/11002 , H01L2224/13022 , H01L2224/13024 , H01L2224/16145 , H01L2224/94 , H01L2225/06513 , H01L2225/06541 , H01L2924/00014 , H01L2924/12032 , H01L2224/81 , H01L2924/00 , H01L2224/05552
摘要： A method includes thinning a back-side of a substrate to expose a portion of a first via that is formed in the substrate. The method also includes forming a first diode at the back-side of the substrate. The first diode is coupled to the first via.
摘要翻译：一种方法包括使衬底的背面变薄以暴露形成在衬底中的第一通孔的一部分。该方法还包括在衬底的背面形成第一二极管。第一二极管耦合到第一通孔。

65. 发明申请

WO2014024611A1 半導体装置の製造方法审中-公开
标题翻译：生产半导体器件的方法
公开(公告)号：WO2014024611A1
公开(公告)日：2014-02-13
申请号：PCT/JP2013/068562
申请日：2013-07-05
申请人：富士電機株式会社
发明人：井口　研一
IPC分类号： H01L21/02 , H01L21/336 , H01L25/065 , H01L25/07 , H01L25/18 , H01L29/739 , H01L29/78
CPC分类号： H01L29/66333 , H01L27/0694 , H01L29/0619 , H01L29/0657 , H01L29/7395 , H01L29/7811 , H01L2924/0002 , H01L2924/00
摘要：　２枚の半導体基板（１１）が接合されてなる半導体装置を製造するにあたって、まず、接合する２枚の半導体基板（１１）のうち、少なくともいずれか一方の半導体基板（１１）の裏面側のスクライブ領域（１６）に溝パターン（１７）を形成する。このとき、溝パターン（１７）は、想定されるパーティクルの直径以上の深さまたは幅で形成する。次に、２枚の半導体基板（１１）の裏面同士を接合する。これにより、パーティクルの影響を溝パターン（１７）部分で緩和し、ボイド欠陥が隣接するチップ領域（１２）に延伸することを抑制できる。このため、ボイド欠陥が隣接するチップへ及ぼす影響を最小限にとどめ、良品率を向上させることができる。
摘要翻译：在由两个半导体基板（11）接合的半导体器件的制造方法中，首先，在至少一个半导体基板的背面侧的划线区域（16）上形成有槽图案（17）将要被接合的两个半导体衬底（11）的一部分（11,11）。在这样的时间，凹槽图案（17）形成为至少是预想颗粒直径的深度或宽度。接下来，两个半导体衬底（11）的相反表面彼此接合。结果，在凹槽图案（17）部分减小了颗粒的效果，因此可以抑制空隙缺陷延伸到相邻的芯片区域（12）。因此，可以通过最小化相邻芯片上的空隙缺陷的影响来提高产量。

66. 发明申请

WO2008156565A1 SEMICONDUCTOR DIE WITH BACKSIDE PASSIVE DEVICE INTEGRATION 审中-公开
标题翻译：具有背面无源器件集成的半导体器件
公开(公告)号：WO2008156565A1
公开(公告)日：2008-12-24
申请号：PCT/US2008/007125
申请日：2008-06-06
申请人： SKYWORKS SOLUTIONS, INC. , REISNER, Russ
发明人： REISNER, Russ
IPC分类号： H01L29/00 , H01L21/60 , H01L23/52 , H01R24/00
CPC分类号： H01L27/0694 , H01L23/481 , H01L2924/0002 , H01L2924/09701 , H01L2924/00012 , H01L2924/00
摘要： According to an exemplary embodiment, a semiconductor die includes a backside surface opposite an active surface. The active surface includes at least one active device. The semiconductor die includes at least one passive device situated on the backside surface. The semiconductor die further includes an interconnect region situated over the active surface. The semiconductor die further includes at least one through-wafer via, where the at least one through-wafer via electrically connects the at least one passive device to the interconnect region. The interconnect region can include a number of solder bump pads or a number of bond pads.
摘要翻译：根据示例性实施例，半导体管芯包括与有源表面相对的背面。活动表面包括至少一个有效装置。半导体管芯包括位于背面上的至少一个无源器件。半导体管芯还包括位于有源表面上的互连区域。半导体管芯还包括至少一个贯通晶片通孔，其中至少一个贯通晶片通孔将至少一个无源器件电连接到互连区域。互连区域可以包括多个焊料凸块焊盘或多个焊盘。

67. 发明申请

WO2007023950A1 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：WO2007023950A1
公开(公告)日：2007-03-01
申请号：PCT/JP2006/316739
申请日：2006-08-25
申请人：株式会社日立製作所 , 本田技研工業株式会社 , 齋藤敏男 , 大田黒彰 , 大竹学 , 高平義也 , 片桐奈三男 , 宮川宣明
发明人：齋藤敏男 , 大田黒彰 , 大竹学 , 高平義也 , 片桐奈三男 , 宮川宣明
IPC分类号： H01L21/3205 , H01L21/285 , H01L23/52 , H01L29/41
CPC分类号： H01L25/50 , H01L21/76898 , H01L21/823871 , H01L23/481 , H01L23/585 , H01L24/45 , H01L24/48 , H01L25/0657 , H01L27/0694 , H01L2224/32145 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48465 , H01L2224/73265 , H01L2225/06513 , H01L2225/06541 , H01L2924/00014 , H01L2924/01078 , H01L2924/01079 , H01L2924/10253 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/00 , H01L2224/05599 , H01L2924/00012
摘要：　ウエハ（Ｗ２）とその上部の酸化シリコン膜（３６）とに形成された高アスペクト比の導電溝（４Ａ）の内部にタングステン膜（４３）を埋め込む際、同一装置のチャンバ内でタングステン膜（４３）の成膜とエッチバックを連続して行い、１回の成膜工程で堆積するタングステン膜（４３）の膜厚を薄くすることにより、タングステン膜（４３）の剥離やマイクロクラックの発生、およびウエハ（Ｗ２）の反りや割れの発生といった問題を回避する。
摘要翻译：在将钨膜（43）嵌入形成在晶片（W2）上的高纵横比的导电槽（4A）和晶片的上部的氧化硅膜（36）上时，成膜和回蚀在相同装置的室中连续地进行钨膜（43），并且一次成膜工序沉积的钨膜（43）的膜厚减小。因此，消除了诸如钨膜（43）的剥离和微裂纹以及晶片（W2）的翘曲和断裂等问题。

68. 发明公开

EP3291290A1 SEMI-SEQUENTIAL 3D INTEGRATION 审中-公开
标题翻译：半顺序3D集成
公开(公告)号：EP3291290A1
公开(公告)日：2018-03-07
申请号：EP17188972.8
申请日：2017-09-01
申请人： IMEC vzw
发明人： WALKE, Amey Mahadev , COLLAERT, Nadine
IPC分类号： H01L21/822 , H01L21/84 , H01L27/06 , H01L27/088 , H01L27/12 , H01L27/02 , H01L27/092
CPC分类号： H01L21/8221 , H01L21/823871 , H01L21/84 , H01L23/535 , H01L27/0207 , H01L27/0694 , H01L27/088 , H01L27/092 , H01L27/1203
摘要： The invention relates to a structure comprising:
i. a host substrate (200);
ii. one or more bonding layers (400) on top of the host substrate (200); and
iii. an entity on the one or more bonding layers (400), the entity comprising two transistors (101, 102) on opposite sides of a common layer of channel material (500), each transistor comprising a gate (601, 602), both gates (601, 602) overlapping each other, both transistors sharing the same source and drain regions (700), and each transistors having a channel defined within a same portion of the common layer of channel material (500) overlapped by both transistor gates (601, 602),
as well as to a method for realizing such structures.
摘要翻译：本发明涉及一种结构，其包括：i。主基板（200）; II。在主基板（200）的顶部上的一个或多个结合层（400）; 和iii。在所述一个或多个结合层（400）上的实体，所述实体包括在公共沟道材料层（500）的相对侧上的两个晶体管（101,102），每个晶体管包括栅极（601,602），两个栅极（601,602）彼此重叠，两个晶体管共享相同的源极和漏极区域（700），并且每个晶体管具有限定在沟道材料（500）的公共层的相同部分内的沟道，两个晶体管栅极（601 ，602）以及实现这种结构的方法。

69. 发明公开

EP3055884A1 SYSTEMS AND METHODS FOR BIDIRECTIONAL DEVICE FABRICATION 审中-公开
标题翻译：用于双向设备制造的系统和方法
公开(公告)号：EP3055884A1
公开(公告)日：2016-08-17
申请号：EP14870521.3
申请日：2014-12-10
申请人： Ideal Power Inc.
发明人： BLANCHARD, Richard A. , ALEXANDER, William C.
IPC分类号： H01L29/739
CPC分类号： H01L29/7397 , H01L27/0694 , H01L27/0823 , H01L29/66272 , H01L29/66348 , H01L29/66386 , H01L29/732 , H01L29/747
摘要： Methods and systems for double-sided semiconductor device fabrication. Devices having multiple leads on each surface can be fabricated using a high-temperature-resistant handle wafer and a medium-temperature-resistant handle wafer. Dopants can be introduced on both sides shortly before a single long high-temperature diffusion step diffuses all dopants to approximately equal depths on both sides. All high-temperature processing occurs with no handle wafer or with a high-temperature handle wafer attached. Once a medium-temperature handle wafer is attached, no high-temperature processing steps occur. High temperatures can be considered to be those which can result in damage to the device in the presence of aluminum-based metallizations.
摘要翻译：用于双面半导体器件制造的方法和系统。在每个表面上具有多个引线的器件可以使用耐高温处理晶片和耐中等温度处理晶片来制造。在一个长的高温扩散步骤将所有掺杂剂扩散到两侧大致相同的深度之前不久，可以在两侧引入掺杂剂。所有高温处理都是在没有处理晶圆或附着高温处理晶圆的情况下进行的。一旦安装了中温处理晶片，就不会发生高温处理步骤。高温可以被认为是在铝基金属化的情况下可能导致设备损坏的那些温度。

70. 发明公开

EP3046143A1 PROCEDE DE REALISATION D'UN CIRCUIT ELECTRONIQUE INTEGRE TRIDIMENSIONNEL 审中-公开
标题翻译： VERFAHREN ZUR HERSTELLUNG EINES DREIDIMENSIONALEN INTEGRIERTEN SCHALTKREISES
公开(公告)号：EP3046143A1
公开(公告)日：2016-07-20
申请号：EP16151100.1
申请日：2016-01-13
申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives
发明人： PREVITALI, Bernard , VINET, Maud
IPC分类号： H01L21/84 , H01L21/822 , H01L27/06
CPC分类号： H01L21/84 , H01L21/76895 , H01L21/8221 , H01L21/823871 , H01L23/485 , H01L23/5286 , H01L23/535 , H01L27/0251 , H01L27/0694
摘要： Procédé de réalisation d'un circuit électronique intégré tridimensionnel (100) comportant les étapes de :
- réalisation d'une première portion conductrice (124) sur une première couche diélectrique (112) recouvrant une première couche semi-conductrice (108) ;
- réalisation d'un premier composant électronique (162, 164) dans une deuxième couche semi-conductrice (156) disposée sur une deuxième couche diélectrique (118, 120, 126, 132, 134, 136, 142, 148, 160) recouvrant la première portion conductrice, et d'un deuxième composant électronique (170, 172) dans la première couche semi-conductrice ;
- réalisation d'une interconnexion électrique reliant électriquement les premier et deuxième composants électroniques entre eux, dont une première partie (182) traverse la première couche diélectrique et relie électriquement le deuxième composant électronique à la première portion conductrice, et dont une deuxième partie (196) traverse au moins une partie de la deuxième couche diélectrique et relie électriquement le premier composant électronique à la première portion conductrice.
摘要翻译：一种制造三维集成电子电路的方法，包括以下步骤：在覆盖第一半导体层的第一介电层上制作第一导电部分; 然后制造覆盖第一导电部分的第二介电层，使得第一导电部分布置在第一和第二电介质层之间，以及布置在第二介电层上的第二半导体层; 然后在第二半导体层中制造第一电子部件，在第一半导体层中制造第二电子部件; 然后制造将第一和第二电子部件电连接在一起的电互连，其中第一部分通过第一介电层并将第二电子部件电连接到第一导电部分，并且第二部分通过第所述第二电介质层将所述第一电子部件电连接到所述第一导电部。

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