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81. 发明公开

CN104465660A 半导体器件及其制造方法有权
公开(公告)号：CN104465660A
公开(公告)日：2015-03-25
申请号：CN201410474809.8
申请日：2014-09-17
申请人：瑞萨电子株式会社
发明人：足立健二 , 牧幸生
IPC分类号： H01L27/11 , H01L21/8244 , G11C11/402 , G11C11/412
CPC分类号： H01L27/1108 , H01L21/76897 , H01L23/485 , H01L23/5226 , H01L27/0207 , H01L2924/0002 , H01L2924/00
摘要：本发明涉及半导体器件及其制造方法。抑制接触插塞之间的接触面积的变化，以抑制接触电阻的波动。在三个第三层间绝缘膜中，自对准地形成接触孔，以延伸穿过其介于两个布线部之间的部分和其介于两个栅极布线之间的部分，并到达第一多晶硅插塞。在接触孔中，形成第二多晶硅插塞，使其与第一多晶硅插塞接触。

82. 发明公开

CN104241287A 半导体装置有权
公开(公告)号：CN104241287A
公开(公告)日：2014-12-24
申请号：CN201410270479.0
申请日：2014-06-17
申请人：三星电子株式会社
发明人：宋泰中 , 朴在浩 , 白康铉
IPC分类号： H01L27/105 , H01L29/78 , H01L29/06 , H01L21/8239
CPC分类号： H01L27/0886 , H01L27/10826 , H01L27/10879 , H01L27/1108 , H01L27/1211 , H01L29/6681
摘要：本发明公开了一种半导体装置。该半导体装置包括在基底上彼此相邻的第一存储单元区域和第二存储单元区域。至少一个有源基体和一个浅沟槽隔离件可以顺序地层叠在第一存储单元区域和第二存储单元区域之间的边界处。第一有源鳍和第二有源鳍形成在浅沟槽隔离件的相应的侧面上，第一有源鳍和第二有源鳍从有源基体突出。至少一个深沟槽隔离件形成在有源基体的一个侧面上。

83. 发明公开

CN104103579A 集成电路器件和制作技术有权
公开(公告)号：CN104103579A
公开(公告)日：2014-10-15
申请号：CN201310699364.9
申请日：2013-12-16
申请人：意法半导体公司
发明人： J·H·张
IPC分类号： H01L21/768 , H01L21/8254 , H01L21/44 , H01L27/11
CPC分类号： H01L27/1211 , H01L21/266 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L21/823871 , H01L21/845 , H01L23/528 , H01L27/0924 , H01L27/1104 , H01L27/1108 , H01L27/11213 , H01L29/0649 , H01L29/161 , H01L29/66795 , H01L29/7831 , H01L29/7838 , H01L29/7849 , H01L2924/0002 , H01L2924/00
摘要：集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。

84. 发明公开

CN103250239A 半导体器件无效
公开(公告)号：CN103250239A
公开(公告)日：2013-08-14
申请号：CN201180050270.8
申请日：2011-10-18
申请人：新加坡优尼山帝斯电子私人有限公司
发明人：舛冈富士雄 , 中村广记 , 新井绅太郎
IPC分类号： H01L21/8244 , G11C11/413 , H01L27/11
CPC分类号： H01L27/1108 , G11C11/412
摘要：本发明的课题在提供一种以使用SGT的高集成确保动作安定性的静态型存储器单元。本发明的半导体器件，其特征在于，为包括下述构件的6晶体管SRAM单元：由形成于第1栅极绝缘膜周围的至少包括金属的第1栅极电极所构成的SGT构成的第1驱动器晶体管、由形成于第2栅极绝缘膜周围的至少包括金属的第2栅极电极所构成的SGT构成的第1选择晶体管、形成于第3栅极绝缘膜周围的至少包括金属的第3栅极电极所构成的SGT构成的第1负载晶体管、及连接于前述第2栅极电极的第1栅极配线的6晶体管SRAM单元；前述驱动器晶体管的岛状半导体层的周围长度未达选择晶体管的岛状半导体层的周围长度的2倍；施加于第2栅极电压的电压较施加于选择晶体管的岛状半导体层上部的第1导电型高浓度半导体层的电压为低；藉此以解决上述课题。

85. 发明公开

CN102891146A 半导体器件有权
公开(公告)号：CN102891146A
公开(公告)日：2013-01-23
申请号：CN201210259992.0
申请日：2012-07-20
申请人：瑞萨电子株式会社
发明人：堀田胜之 , 岩松俊明 , 槙山秀树
IPC分类号： H01L27/11 , H01L29/78 , H01L29/423
CPC分类号： H01L27/1203 , G11C11/412 , H01L21/2652 , H01L21/743 , H01L21/84 , H01L27/0207 , H01L27/092 , H01L27/1104 , H01L27/1108 , H01L29/78648
摘要：为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。

86. 发明公开

CN102714181A 半导体器件无效
公开(公告)号：CN102714181A
公开(公告)日：2012-10-03
申请号：CN201080055574.9
申请日：2010-12-07
申请人：新加坡优尼山帝斯电子私人有限公司
发明人：舛冈富士雄 , 中村広记
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L21/823487 , H01L27/1108
摘要：本发明的半导体存储器件由在衬底上排列有6个MOS晶体管的静态型存储单元所构成。所述6个MOS晶体管分别由用以存取存储器的第1及第2NMOS存取晶体管、用以驱动用来保持存储单元的数据的存储节点的第3及第4NMOS驱动晶体管、及供给用以保持存储单元的数据的电荷的第1及第2PMOS负载晶体管所构成。用以存取存储器的第1及第2NMOS存取晶体管，在与衬底垂直的方向阶层地配置有第1扩散层、柱状半导体层及第2扩散层；所述柱状半导体层配置在所述第1扩散层与所述第2扩散层之间，且在所述柱状半导体层的侧壁形成有栅极。用以保持存储单元的数据而驱动存储节点的第3及第4NMOS驱动晶体管，在与衬底垂直的方向阶层地配置有第3扩散层、柱状半导体层及第4扩散层，所述柱状半导体层配置在所述第3扩散层与所述第4扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；用以保持存储单元的数据而供给电荷的第1及第2PMOS负载晶体管分别在与衬底垂直的方向阶层地配置有第5扩散层、柱状半导体层及第6扩散层，所述柱状半导体层配置在所述第5扩散层与所述第6扩散层之间，且在所述柱状半导体层的侧壁形成有栅极。再者，形成第3及第4NMOS驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第1及第2NMOS存取晶体管的第1扩散层的上端与第2扩散层的下端之间的长度为短。

87. 发明公开

CN102656690A 半导体装置有权
公开(公告)号：CN102656690A
公开(公告)日：2012-09-05
申请号：CN201080059046.0
申请日：2010-12-01
申请人：株式会社半导体能源研究所
发明人：山崎舜平 , 小山润 , 加藤清
IPC分类号： H01L27/105 , H01L21/8234 , H01L21/8242 , H01L21/8244 , H01L21/8247 , H01L27/06 , H01L27/08 , H01L27/088 , H01L27/10 , H01L27/108 , H01L27/11 , H01L27/115 , H01L29/786 , H01L29/788 , H01L29/792
CPC分类号： H01L27/1255 , G11C16/0433 , G11C16/26 , H01L21/84 , H01L27/108 , H01L27/10805 , H01L27/10873 , H01L27/11 , H01L27/1108 , H01L27/11517 , H01L27/11521 , H01L27/1156 , H01L27/11803 , H01L27/1225 , H01L29/24 , H01L29/7869
摘要：本发明的目的之一是提供一种具有新的结构的半导体装置，其中，在数据存储时间中即使没有电力供给也能够存储存储内容并且对写入次数也没有限制。该半导体装置包括：包括第一源电极以及第一漏电极、与第一源电极以及第一漏电极电连接且使用氧化物半导体材料的第一沟道形成区域、第一沟道形成区域上的第一栅极绝缘层以及第一栅极绝缘层上的第一栅电极的第一晶体管。第一晶体管的第一源电极和第一漏电极之一与电容器的一个电极彼此电连接。

88. 发明授权

CN1905058B 半导体器件失效
公开(公告)号：CN1905058B
公开(公告)日：2010-05-12
申请号：CN200610108144.4
申请日：2006-07-28
申请人：株式会社半导体能源研究所
发明人：藤田雅史 , 黑川义元
IPC分类号： G11C7/10
CPC分类号： G11C11/412 , G06F12/0891 , G06F12/0895 , H01L21/84 , H01L27/11 , H01L27/1108 , H01L27/1203
摘要：本发明提供一种高速缓冲存储器，其中，在具有有效位的高速缓冲存储器中，通过改良有效位的存储器单元中的电路结构，以实现能够以高速进行无效化处理。本发明提供一种在存储器单元中设有具有能够使无效化处理高速化的功能的高速缓冲存储器。本发明的一个形式是一种包括有效位的存储器单元的半导体器件，其中两个反相器串联连接为环状，N型晶体管的漏极连接到任一反相器的输出信号线，并且N型晶体管的栅极连接到CPU的复位信号线，N型晶体管的源极连接到接地线，通过将CPU的复位信号输入到栅极中，来确定存储器单元的初始值。

89. 发明授权

CN100533771C 半导体装置失效转让
公开(公告)号：CN100533771C
公开(公告)日：2009-08-26
申请号：CN200510076022.7
申请日：2005-06-03
申请人：株式会社瑞萨科技
发明人：岩松俊明 , 平野有一 , 一法师隆志
IPC分类号： H01L29/786 , H01L27/12
CPC分类号： H01L29/78615 , H01L21/76229 , H01L21/76283 , H01L21/823878 , H01L21/84 , H01L27/105 , H01L27/11 , H01L27/1108 , H01L27/1203 , H01L29/78609
摘要：本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。

90. 发明授权

CN100474443C 具有无需更新动作的存储单元的半导体存储装置失效转让
公开(公告)号：CN100474443C
公开(公告)日：2009-04-01
申请号：CN200410060001.1
申请日：2004-06-18
申请人：株式会社瑞萨科技
发明人：木原雄治
IPC分类号： G11C11/40 , G11C11/41 , H01L27/10
CPC分类号： H01L27/108 , H01L27/11 , H01L27/1108 , H01L27/1203
摘要：存储单元(50)，具有保持存储数据及其反转数据的第1及第2数据保持部(50A、50B)。第1及第2p沟道TFT(56A、56B)，对分别从第1及第2电容器(54A、54B)泄漏的电荷进行填补。第1(第2)存取晶体管(52A(52B))，具有分别与第1(第2)字线(64(66))及第2(第1)节点(62(60))连接的第1及第2栅电极(521A，522A(521B，522B))。第1(第2)存取晶体管(52A(52B))，在第1(第2)字线(64(66))非激活而且第2(第1)节点(62(60))处于H电平的泄漏模式时，从电源节点(72)，介于OFF状态的第1(第2)p沟道TFT(56A(56B))，使所泄漏的电荷向第1(第2)位线(68A(68B))放电。

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