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    • 5. 发明授权
    • 冗余处理单元的控制
    • CN110023854B
    • 2022-04-01
    • CN201780073974.4
    • 2017-10-19
    • WAGO管理有限责任公司
    • 马库斯·韦德纳
    • G05B19/042G05B19/05G06F11/07G05B23/02
    • 示出了一种电路。该电路包括三个时钟源,与第一时钟源连接的第一处理单元,与第二时钟源连接的第二处理单元,以及输入单元。第一处理单元具有第一逻辑电路和与第一逻辑电路连接的第一存储电路,其中第一组指令存储在第一存储电路中,所述第一组指令被设置用于在由第一逻辑电路实施时执行第一控制程序,其中第一时钟源指定执行第一组指令的时钟。第二处理单元具有第二逻辑电路和与第二逻辑电路连接的第二存储电路,其中第二组指令存储在第二存储电路中,第二组指令被设置用于在由第二逻辑电路实施时执行第二控制程序,其中第二时钟源指定执行第二组指令的时钟,并且第二组指令是第一组指令的功能相同的副本。第一处理单元被设置用于响应于第三时钟源的信号而查询输入单元的输入状态并在第一处理单元的输出处输出所查询的输入状态。第二处理单元的第二输入处连接到第一处理单元的输出处,并且第一处理单元和第二处理单元被设置用于根据第三时钟源的信号确定在预定标称持续时间之后所输出的输入状态,并且如果确定的输入状态指示执行指令,则执行指令。该电路还被设置用于将由第一处理单元通过执行第一组指令产生的第一控制信号与由第二处理单元通过执行第二组指令产生的第二控制信号进行比较,并且在第一控制信号和第二控制信号之间的偏差的情况下输出误差信号。
    • 6. 发明公开
    • 数据网络的用户设备
    • CN112385157A
    • 2021-02-19
    • CN201980046331.X
    • 2019-07-01
    • WAGO管理有限责任公司
    • 丹尼尔·杰罗尔姆
    • H04J3/06G06F1/04G05B19/414H04L12/40
    • 有线的数据网络(7)的、尤其是本地总线系统(7)的用户设备(1),‑具有内部的时钟发生器(100),用于为所述用户设备(1)生成具有时钟发生器频率(fTG)的时钟发生器信号(STG),‑具有接收电路(120),用于接收串行接收数据流(SSR),‑具有处理电路(130),用于输入并行接收数据(DPR)和输出并行发送数据(DPT),并且‑具有发送电路(140),用于发送串行发送数据流(SST),其中,‑所述接收电路(120)具有串并转换器(122),用于将串行接收数据流(SSR)中的串行接收数据(DSR)转换成并行接收数据(DPR),‑所述接收电路(120)具有同步单元(121),用于将内部的时钟发生器(100)与包含在串行接收数据流(SSR)中的数据时钟频率(fSR)同步,‑所述同步单元(121)设计成,探测在接收的串行接收数据流(SSR)中的转变(TR)并且根据探测到的转变(TR)调控内部的时钟发生器(100)的时钟发生器频率(fTG),‑所述发送电路(140)具有并串转换器(142),用于将并行发送数据(DPT)转换成发送数据流(SST)的串行发送数据(DST),‑所述内部的时钟发生器(100)设计成,将由时钟发生器信号(STG)导出的第一时钟信号(CLK1)输出到所述发送电路(140)上,从而通过所述第一时钟信号(CLK1)对所述并行发送数据(DOT)到用于串行发送数据流(SST)的串行发送数据(DST)的转换进行时钟控制,‑通过调控,所述第一时钟信号(CLK1)的第一时钟频率(f1)等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR),‑所述时钟发生器(100)设计成,将由时钟发生器信号(STG)导出的第二时钟信号(CLK2)输出到所述处理电路(130)上,从而通过所述第二时钟信号(CLK2)对并行接收数据(DPR)的处理和/或并行发送数据(DPT)的处理进行时钟控制。