1.一种跨时钟域处理电路，用于对接收的输入数据进行跨时钟域处理，其特征在于，所述跨时钟域处理电路包括相位对齐电路和同步电路，其中：
所述相位对齐电路用于接收输入数据时钟和第一工作时钟，根据第一控制信号调整所述第一工作时钟的相位，将相位调整后的所述第一工作时钟作为输出数据时钟输出至所述同步电路，所述输出数据时钟的相位与所述输入数据时钟的相位对齐，所述输入数据时钟为根据所述输入数据恢复出的时钟，所述第一工作时钟为所述跨时钟域处理电路的工作时钟，且所述第一工作时钟的频率与所述输入数据时钟的频率相等，所述第一控制信号为根据所述输入数据恢复出的控制信号，所述第一控制信号包括所述输入数据时钟的相位变化信息；
所述同步电路用于根据所述输入数据时钟和所述输出数据时钟，对所述输入数据进行跨时钟域同步，以产生同步数据，所述同步数据处于所述输出数据时钟的时钟域。
2.如权利要求1所述的跨时钟域处理电路，其特征在于，所述相位对齐电路包括鉴相器、数字滤波器和相位插值器，其中：
所述鉴相器用于对所述输入数据时钟和所述输出数据时钟进行鉴相，并输出鉴相结果；
所述数字滤波器用于对所述鉴相结果和所述第一控制信号进行滤抖，并将滤抖后的结果作为第二控制信号输出至所述相位插值器；
所述相位插值器用于根据所述第二控制信号调整所述第一工作时钟的相位，使得所述第一工作时钟的相位与所述输入数据时钟的相位对齐，并将相位调整后的所述第一工作时钟作为所述输出数据时钟输出至所述同步电路和所述鉴相器。
3.如权利要求2所述的跨时钟域处理电路，其特征在于，所述相位插值器进一步用于：
根据所述第一工作时钟产生第二中间时钟，所述第一工作时钟与所述第二中间时钟的相位差为预设的相位差；
根据所述第二控制信号调整所述第一工作时钟和所述第二中间时钟的相位，使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位；
所述鉴相器进一步用于：
对所述输出数据时钟、所述第二中间时钟和所述输入数据时钟进行鉴相，确定所述输出数据时钟、所述第二中间时钟和所述输入数据时钟的相位关系，以输出所述鉴相结果。
4.如权利要求3所述的跨时钟域处理电路，其特征在于，所述相位插值器进一步用于：
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位时，所述第二控制信号用于指示所述相位插值器保持所述第一工作时钟和所述第二中间时钟的相位；
当所述输入数据时钟的相位落后于所述第一工作时钟的相位且落后于所述第二中间时钟的相位，所述第二控制信号用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位；
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且超前于所述第二中间时钟的相位，所述第二控制信号处于用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位。
5.如权利要求2至4任意一项所述的跨时钟域处理电路，其特征在于，所述数字滤波器对所述第一控制信号和所述鉴相结果的滤抖为高频滤抖，其中滤抖后的所述第一控制信号包括与所述输入数据时钟的低频抖动相对应的相位变化信息。
6.如权利要求5所述的跨时钟域处理电路，其特征在于，所述相位变化信息包括独立时钟扩频信息、独立时钟非扩频信息或同源时钟信息。
7.如权利要求1至4、6任意一项所述的跨时钟域处理电路，其特征在于，所述跨时钟域处理电路还包括第一时钟电路，所述第一时钟电路用于向所述相位对齐电路提供所述第一工作时钟。
8.如权利要求1至4、6任意一项所述的跨时钟域处理电路，其特征在于，所述跨时钟域处理电路还包括时钟恢复电路，其中：
所述时钟恢复电路用于接收所述输入数据，恢复所述输入数据中的时钟，以得到所述输入数据时钟和所述第一控制信号，并输出所述输入数据、所述输入数据时钟和所述第一控制信号。
9.如权利要求1至4、6任意一项所述的跨时钟域处理电路，其特征在于，所述同步电路包括第一子同步电路和第二子同步电路，其中：
所述第一子同步电路用于根据所述输入数据时钟同步所述输入数据，得到第一临时数据；
所述第二子同步电路用于根据所述输出数据时钟同步所述第一临时数据，得到所述同步数据。
10.如权利要求9所述的跨时钟域处理电路，其特征在于，所述第一子同步电路和所述第二子同步电路为寄存器，其中所述第一子同步电路的第一工作时钟为所述输入数据时钟，所述第二子同步电路的第一工作时钟为所述输出数据时钟。
11.如权利要求1至4、6、10任意一项所述的跨时钟域处理电路，其特征在于，所述输入数据为串行数据，其中：
所述跨时钟域处理电路还包括串转并电路，所述串转并电路用于将所述输入数据进行串并转换，并输出转换后的所述输入数据至所述同步电路。
12.一种重定时器，用于对传输链路中的N路输入数据进行中继，其特征在于，所述重定时器包括：相位对齐电路和N个同步电路，所述N≥1且N为正整数，其中：
所述相位对齐电路用于接收输入数据时钟和第一工作时钟，根据第一控制信号调整所述第一工作时钟的相位，将相位调整后的所述第一工作时钟作为输出数据时钟输出至所述N个同步电路，所述输出数据时钟的相位与所述输入数据时钟的相位对齐，所述输入数据时钟为根据所述N路输入数据恢复出的N个恢复数据时钟中的一个恢复数据时钟，所述第一工作时钟为所述重定时器的工作时钟，且所述第一工作时钟的频率与所述输入数据时钟的频率相等，所述第一控制信号为根据所述N路输入数据恢复出的N个控制信号中的一个控制信号，所述第一控制信号包括所述输入数据时钟的相位变化信息；
所述N个同步电路中的每个同步电路用于根据所述输入数据时钟和所述输出数据时钟，对所述N路输入数据中的每路输入数据进行跨时钟域同步，以产生N路同步数据中的一路同步数据，所述N路同步数据处于所述输出数据时钟的时钟域。
13.如权利要求12所述的重定时器，其特征在于，所述相位对齐电路包括鉴相器、数字滤波器和相位插值器，其中：
所述鉴相器用于对所述输入数据时钟和所述输出数据时钟进行鉴相，并输出鉴相结果；
所述数字滤波器用于对所述鉴相结果和所述第一控制信号进行滤抖，并将滤抖后的结果作为第二控制信号输出至所述相位插值器；
所述相位插值器用于根据所述第二控制信号调整所述第一工作时钟的相位，使得所述第一工作时钟的相位与所述输入数据时钟的相位对齐，并将相位调整后的所述第一工作时钟作为所述输出数据时钟输出至所述N个同步电路和所述鉴相器。
14.如权利要求13所述的重定时器，其特征在于，所述相位插值器进一步用于：
根据所述第一工作时钟产生第二中间时钟，所述第一工作时钟与所述第二中间时钟的相位差为预设的相位差；
根据所述第二控制信号调整所述第一工作时钟和所述第二中间时钟的相位，使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位；
所述鉴相器进一步用于：
对所述输出数据时钟、所述第二中间时钟和所述输入数据时钟进行鉴相，确定所述输出数据时钟、所述第二中间时钟和所述输入数据时钟的相位关系，以输出所述鉴相结果。
15.如权利要求14所述的重定时器，其特征在于，所述相位插值器进一步用于：
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位时，所述第二控制信号用于指示所述相位插值器保持所述第一工作时钟和所述第二中间时钟的相位；
当所述输入数据时钟的相位落后于所述第一工作时钟的相位且落后于所述第二中间时钟的相位，所述第二控制信号用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位；
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且超前于所述第二中间时钟的相位，所述第二控制信号用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位。
16.如权利要求13至15任意一项所述的重定时器，其特征在于，所述数字滤波器对所述第一控制信号和所述鉴相结果的滤抖为高频滤抖，其中滤抖后的所述第一控制信号包括与所述输入数据时钟的低频抖动相对应的相位变化信息。
17.如权利要求16所述的重定时器，其特征在于，所述相位变化信息包括独立时钟扩频信息、独立时钟非扩频信息或同源时钟信息。
18.如权利要求12至15、17任意一项所述的重定时器，其特征在于，所述重定时器还包括第一时钟电路，所述第一时钟电路用于向所述相位对齐电路提供所述第一工作时钟。
19.如权利要求12至15、17任意一项所述的重定时器，其特征在于，所述重定时器还包括N个时钟恢复电路，其中：
所述N个时钟恢复电路用于分别接收所述N路输入数据，恢复所述N路输入数据中的时钟，以分别得到所述N个恢复数据时钟和N个所述第一控制信号，并输出所述N路输入数据、所述N个恢复数据时钟和所述N个控制信号。
20.如权利要求12至15、17任意一项所述的重定时器，其特征在于，所述同步电路包括第一子同步电路和第二子同步电路，其中：
所述第一子同步电路用于根据所述输入数据时钟同步所述输入数据，得到第一临时数据；
所述第二子同步电路用于根据所述输出数据时钟同步所述第一临时数据，得到所述同步数据。
21.如权利要求20所述的重定时器，其特征在于，所述第一子同步电路和所述第二子同步电路为寄存器，其中所述第一子同步电路的第一工作时钟为所述输入数据时钟，所述第二子同步电路的第一工作时钟为所述输出数据时钟。
22.如权利要求12至15、17、21任意一项所述的重定时器，其特征在于，所述N路输入数据为N路串行数据，其中：
所述重定时器还包括N个串转并电路，其特征在于，所述N个串转并电路用于分别将所述N路输入数据进行串并转换，并分别输出转换后的所述N路输入数据至所述N个同步电路。
23.如权利要求12至15、17、21任意一项所述的重定时器，其特征在于，所述N路同步数据为N路并行数据，其中：
所述重定时器还包括N个并转串电路，其特征在于，所述N个并转串电路用于分别将所述N路同步数据转换为N路串行输出数据，并输出转换后的所述N路串行输出数据。
24.如权利要求19所述的重定时器，其特征在于，所述重定时器还包括N个数据处理电路和N个数据选择器，其中：
所述N个数据处理电路的输入端分别与所述N个时钟恢复电路的输出端耦合，所述N个数据处理电路的输出端分别与所述N个数据选择器的输入端耦合，所述N个数据处理电路用于分别对接收的所述N路输入数据进行解码、解扰、同步、加扰和编码；
对于每一个相互耦合的所述数据处理电路、所述时钟恢复电路和所述数据选择器，其中：
所述数据选择器的两个输入端分别与所述时钟恢复电路的输出端和所述数据处理电路的输出端耦合，所述数据选择器的输出端与所述同步电路的输出端耦合。
25.如权利要求12至15、17、21、24任意一项所述的重定时器，其特征在于，所述重定时器为多通道重定时器，其中N≥2，且N为正整数。