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1. 发明专利

KR102230503B1 KR102230503B1 - Layout design system, system and method for fabricating mask pattern using the design system 有权
公开(公告)号：KR102230503B1
公开(公告)日：2021-03-22
申请号：KR1020150052492A
申请日：2015-04-14
申请人： 삼성전자주식회사
发明人： 강대권 , 정지영 , 김동균 , 양재석 , 박성근 , 박영국
IPC分类号： H01L27/02 , H01L21/033
CPC分类号： G03F1/70 , H01L27/0207 , G03F7/70433 , G03F7/70466 , H01L21/0337 , G03F1/00 , G06F2119/18 , G06F30/392 , G06F30/398 , G21K5/00
摘要： 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법이 제공된다. 상기 레이아웃 디자인 시스템은 프로세서 및 스티치 모듈과, 미리 정한 디자인 룰(design rule)에 따라 배치된, 제1 시간에 패터닝되는 제1 패턴을 포함하는 제1 패턴 그룹과 상기 제1 시간과 다른 제2 시간에 패터닝되는 제2 패턴을 포함하는 제2 패턴 그룹을 포함하는 레이아웃 디자인이 저장되는 저장부를 포함하되, 상기 스티치 모듈은, 상기 프로세서를 이용하여 상기 제2 패턴 중 고립 패턴을 검출하고, 상기 프로세서를 이용하여 상기 고립 패턴과 미리 정한 간격 이상으로 이격된 제1 패턴 중 적어도 하나를 상기 제2 패턴 그룹으로 중복 지정한다.

2. 发明公开

KR1020170062613A 반도체 장치의 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020170062613A
公开(公告)日：2017-06-08
申请号：KR1020150167578
申请日：2015-11-27
申请人： 삼성전자주식회사
发明人： 오인욱 , 이현재 , 양재석
IPC分类号： H01L29/78 , H01L21/8234 , H01L29/66 , H01L29/417
CPC分类号： H01L29/6681 , H01L21/76816 , H01L21/823821 , H01L21/845 , H01L23/528 , H01L27/11573 , H01L27/11575 , H01L27/3223
摘要： 반도체장치의제조방법은제1 방향으로서로이격하는제1 및제2 메인영역들, 및상기제1 및제2 메인영역들주변의더미영역을포함하는기판을제공하되, 상기더미영역은상기제1 및제2 메인영역들사이의더미연결영역, 및상기더미연결영역을사이에두고상기제1 방향과교차하는제2 방향으로서로이격하는제1 및제2 더미셀 영역들을포함하는것; 및상기더미영역상에상기제2 방향으로연장되고상기제1 방향으로서로이격하는더미활성패턴들을형성하되, 상기더미활성패턴들은상기제1 더미셀 영역상의제1 더미활성패턴들, 상기제2 더미셀 영역상의제2 더미활성패턴들, 및상기더미연결영역상의연결더미패턴들을포함하고, 상기연결더미활성패턴들은상기제1 더미활성패턴들중 일부와상기제2 더미활성패턴들중 일부를연결하는것을포함할수 있다.
摘要翻译：一种制造半导体器件的方法包括：提供衬底，该衬底包括在第一方向上彼此间隔开的第一主区域和第二主区域以及围绕第一主区域和第二主区域的虚设区域， 2个第一微透镜区域和第二微透镜区域，所述第一微透镜区域和第二微透镜区域在与所述第一方向交叉的第二方向上彼此间隔开，并且伪虚拟有源图案在第二方向上延伸并且在虚拟区域上沿着第一方向彼此间隔开，伪有源图案包括第一虚设单元区域上的第一虚设有源图案，第二虚设有源图案，并且包括连接在虚设连接区域中的虚设图案，在胶束区域虚设有源图案的连接是一些第一虚设有源图案的所述部分和所述第二虚设有源图案的它可以包含连接。

3. 发明公开

KR1020160013698A 레이아웃 디자인 시스템, 레이아웃 디자인 방법 및 레이아웃 디자인 방법을 수행하기 위한 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체 审中-实审
标题翻译：布局设计系统，布局设计方法和包含程序的计算机可读记录介质，用于执行布局设计方法
公开(公告)号：KR1020160013698A
公开(公告)日：2016-02-05
申请号：KR1020140095836
申请日：2014-07-28
申请人： 삼성전자주식회사
发明人： 김동균 , 황성욱 , 강대권 , 양재석 , 정지영
IPC分类号： G06F17/50
CPC分类号： G06F17/5081 , G06F17/5063 , G06F17/5068 , H01L21/3086 , H01L27/0207
摘要： 레이아웃디자인시스템, 레이아웃디자인방법및 및레이아웃디자인방법을수행하기위한프로그램을포함하는컴퓨터로판독가능한기록매체가제공된다. 상기레이아웃디자인방법은, 제1 방향으로연장되어상기제1 방향과교차하는제2 방향으로나란하게배열된제1 내지제3 노말핀(normal fin) 디자인과관련된기결정된값을제공받고, 기결정된값을토대로더미핀(dummy fin) 디자인을생성하고, 제1 내지제3 노말핀 디자인과더미핀 디자인을토대로맨드렐후보(mandrel candidate) 디자인을생성하고, 맨드렐후보디자인을제1 및제2 맨드렐마스크디자인으로재구성(decomposition)하고, 제1 및제2 맨드렐마스크디자인중 기결정된조건을만족하는맨드렐마스크디자인을이용하여최종맨드렐디자인을생성하는것을포함하되, 제1 및제2 노말핀 간의제2 방향간격은, 제2 및제3 노말핀 간의제2 방향간격과다르다.
摘要翻译：提供了布局设计系统，布局设计方法和包括用于执行布局设计方法的程序的计算机可读记录介质。布局设计方法包括：接收与在第一方向上延伸的第一至第三正常翅片设计相关的预定值，以沿与第一方向交叉的第二方向平行布置; 基于预定值产生虚拟散热片设计; 基于第一至第三正常翅片设计和虚拟翅片设计产生心轴候选设计; 将心轴候选设计分解成第一和第二心轴掩模设计; 并且使用满足预定条件的第一和第二心轴掩模设计中的一个来产生最终心轴设计。在第一和第二正常翅片设计之间的第二方向上的间隔与第二和第三正常翅片设计之间的第二方向上的间隔不同。根据本发明的布局设计系统，布局设计方法和包括用于执行布局设计方法的程序的计算机可读记录介质确保了产品的可靠性。

4. 发明公开

KR1020170109267A 반도체 장치의 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020170109267A
公开(公告)日：2017-09-29
申请号：KR1020160033139
申请日：2016-03-21
申请人： 삼성전자주식회사
发明人： 황성욱 , 이종현 , 양재석 , 오인욱 , 이현재
IPC分类号： H01L21/768 , H01L21/02 , H01L21/027
CPC分类号： H01L21/0337 , H01L21/76802 , H01L23/481
摘要： 반도체장치의제조방법이제공된다. 반도체장치의제조방법은, 제1 방향으로서로이격되는제1 도전성패턴영역및 제2 도전성패턴영역이그려진레이아웃을생성하고, 기판상에상기제1 도전성패턴영역에대응되는제1 영역과, 상기제2 도전성패턴영역에대응되는제2 영역과, 상기제1 영역과상기제2 영역사이에상기제1 영역및 상기제2 영역과이격되는제3 영역을포함하는제1 층간절연막을형성하고, 상기제1 층간절연막상에, 상기제1 영역및 상기제3 영역사이에배치되는제1 블록패턴과, 상기제2 영역및 상기제3 영역사이에배치되는제2 블록패턴을형성하고, 상기제1 블록패턴및 상기제2 블록패턴을마스크로상기제1 층간절연막의일부를제거하여, 상기제1 영역내에제1 리세스, 상기제2 영역내에제2 리세스및 상기제3 영역내에제3 리세스를형성하고, 상기제1 내지제3 리세스를각각채우는제1 내지제3 하부금속배선을형성하고, 상기제1 층간절연막상에제2 층간절연막을형성하고, 상기제2 층간절연막내에, 상기제3 하부금속배선의상면을노출시키고, 상기제1 하부금속배선및 상기제2 하부금속배선과비중첩(non-overlapped)되는제1 더미비아홀을형성하는것을포함하고, 상기레이아웃은상기제3 영역에대응되는도전성패턴영역을비포함하고, 상기제3 하부금속배선은전기적으로분리(isolation)되어있고, 상기제1 하부금속배선과상기제2 하부금속배선이이격되는거리는, 상기제1 블록패턴의폭, 상기제2 블록패턴의폭 및상기제1 더미비아홀의폭을합한값 보다클 수있다.
摘要翻译：提供了一种制造半导体器件的方法。一种用于制造半导体器件的方法中，第一区域中产生一第一导电图案区和第二导电图案的布局面积被吸引到彼此在第一方向上分离，且其中所述衬底上的响应于第一导电图案区域，其中形成第一层间绝缘膜，所述第一层间绝缘膜包括与所述第二导电图案区域对应的第二区域和与所述第一区域和所述第二区域之间的所述第一区域和所述第二区域间隔开的第三区域，在第一层间绝缘膜上形成设置在第一区域和第三区域之间的第一块图案以及设置在第二区域和第三区域之间的第二块图案， 1块图案和第二块图案作为掩模，以去除第一层间绝缘膜的一部分以在第一区域中形成第一凹槽，在第二区域中形成第二凹槽，并且在第三区域中形成第三凹槽，形成第一凹部和第二凹部并分别填充第一凹部至第三凹部，并且在第一层间绝缘膜上形成第二层间绝缘膜，使得第三下层金属互连的上表面暴露在第二层间绝缘膜中，并且形成与下金属布线不重叠的第一虚设过孔，其中布局不包括与第三区域对应的导电图案区域，并且第三下金属布线电气地其中，第一下金属互连和第二下金属互连之间的距离是第一阻挡图案的宽度，第二阻挡图案的宽度和第一虚设通孔的宽度的总和这可能是大于该值。

5. 发明公开

KR1020160021975A 복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 审中-实审
标题翻译：测试系统同时执行测试单元的测试单元和测试系统同时执行测试单元的开放测试
公开(公告)号：KR1020160021975A
公开(公告)日：2016-02-29
申请号：KR1020140107246
申请日：2014-08-18
申请人： 삼성전자주식회사
发明人： 오인욱 , 김진 , 박선흠 , 양재석
IPC分类号： G01R31/02 , G01R31/26
CPC分类号： G01R31/2607 , G01R31/2601 , G01R31/31722 , G01R31/318511 , G01R31/31926
摘要： 테스트시스템은행 디코더, 열디코더, 열단위테스트제어부및 테스트회로를포함한다. 행디코더는복수의행 입력신호들에기초하여제1 내지제M 행신호들중 하나를활성화한다. 열디코더는복수의열 입력신호들에기초하여제1 내지제N 열신호들중 하나를활성화한다. 열단위테스트제어부는열 단위테스트인에이블신호가활성화된경우활성화된제1 내지제N 열출력신호들을출력하고, 열단위테스트인에이블신호가비활성화된경우제1 내지제N 열신호들을각각제1 내지제N 열출력신호들로서출력한다. 테스트회로는각각제1 내지제N 테스트유닛들을구비하는제1 내지제M 행테스트블록들을포함한다. 제1 내지제M 행테스트블록들은각각제1 내지제M 행신호들에상응한다. 테스트회로는열 단위테스트인에이블신호가활성화된경우제1 및제2 테스트신호들및 제1 내지제N 열출력신호들에기초하여제1 내지제M 행신호들중 활성화된행 신호에상응하는행 테스트블록에포함되는제1 내지제N 테스트유닛들의단락테스트를동시에수행한다.
摘要翻译：测试系统包括行解码器，列解码器，列单元测试控制部分和测试电路。行解码器基于多个行输入信号实现第一至第M行信号之一。列解码器基于多个列输入信号实现第一至第N列信号之一。在列单元测试使能信号被激活的情况下，列单元测试控制部分输出第一至第N激活的列输出信号，并且将第一至第N列信号分别作为第一至第N列输出信号输出情况下，列单元测试使能信号失效。测试电路包括包括第一至第N测试单元的第一至第M行测试块。第一至第M测试块分别对应于第一至第M行信号。测试电路基于第一和第二测试电路同时执行第一至第M行信号中与激活的行信号相对应的行测试块中包括的第一至第N测试单元的短路测试测试信号和第一至第N列输出信号，以便列单元测试使能信号被激活。

6. 发明公开

KR1020030095442A 회로의 크로스토크 해석을 위한 어그레서 분류 방법 失效
标题翻译：用于分析电路交叉口分析器的方法
公开(公告)号：KR1020030095442A
公开(公告)日：2003-12-24
申请号：KR1020020032341
申请日：2002-06-10
申请人： 삼성전자주식회사
发明人： 양재석 , 공정택 , 유문현 , 김정열 , 최준호
IPC分类号： G06F17/50
CPC分类号： G06F17/5036
摘要： PURPOSE: A method for classifying aggressors for analyzing cross-talk of a circuit is provided to reduce the time required for classification of the aggressors by executing backwards search to a circuit where a common net exist. CONSTITUTION: A CNF(Conjunction Normal Form) clauses are classified to a victim and an aggressor(100). Backwards search is executed from signal lines of the victim and aggressor(110). It is judged whether a common net exists(120). If not, the aggressor is assumed as a true aggressor, and the aggressor classification is stopped(130). Otherwise, the obtained CNF clauses are added up from a signal line of the victims to a signal line where the common net exists, and the obtained CNF clauses are added up from a signal line of the aggressor to the signal line where the common net exists(140). Other CNF clauses of each case are obtained in differing signal values of the victim and the aggressor(150). BDD(Binary Decision Diagrams) related to the obtained CNF clauses are obtained(160). If a result of the CNF clauses by the reduced BDD is 1(170), the aggressor is judged as a false aggressor(180). Otherwise, the aggressor is judged as a true aggressor(190).
摘要翻译：目的：提供一种用于分类攻击者分析电路串扰的方法，以通过向存在共同网络的电路执行向后搜索来减少攻击者分类所需的时间。宪法：CNF（Conjunction Normal Form）条款被分类为受害者和侵略者（100）。向后搜索是从受害者和侵略者的信号线（110）执行的。判断是否存在共同的网络（120）。如果不是，侵略者被认为是真正的侵略者，并且侵略者分类被停止（130）。否则，所获得的CNF条款从受害者的信号线相加到共同网络的信号线，并且所获得的CNF条款从侵略者的信号线加到存在公共网络的信号线（140）。每个案件的其他CNF条款是以受害者和侵略者的不同信号值（150）获得的。获得与获得的CNF条款相关的BDD（二进制决策图）（160）。如果通过减少BDD的CNF条款的结果是1（170），则侵略者被判断为虚假的侵略者（180）。否则，侵略者被判定为真正的侵略者（190）。

7. 发明授权

KR102257031B1 반도체 집적 회로 설계 방법 有权
公开(公告)号：KR102257031B1
公开(公告)日：2021-05-27
申请号：KR1020150035095
申请日：2015-03-13
申请人： 삼성전자주식회사
发明人： 강대권 , 김동균 , 양재석 , 정지영 , 김충희 , 김하영 , 박성근 , 박영국 , 장명수 , 김진태
IPC分类号： G03F1/36 , G06F17/50
摘要： 반도체집적회로설계방법이제공된다. 상기반도체집적회로설계방법은설계영역을셀 블록들로분리하고, 상기분리된셀 블록들에레이아웃을설계하고, 각셀 블록의레이아웃을개별적으로컬러링하는것을포함한다. 인접한셀 블록들은디자인룰에의한최소이격거리이상이다.

8. 发明授权

KR102230503B1 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법 有权
公开(公告)号：KR102230503B1
公开(公告)日：2021-03-22
申请号：KR1020150052492
申请日：2015-04-14
申请人： 삼성전자주식회사
发明人： 강대권 , 정지영 , 김동균 , 양재석 , 박성근 , 박영국
IPC分类号： G03F1/70 , G03F7/20 , G03F1/00 , G06F17/50
摘要： 레이아웃디자인시스템, 이를이용한마스크패턴제조시스템및 방법이제공된다. 상기레이아웃디자인시스템은프로세서및 스티치모듈과, 미리정한디자인룰(design rule)에따라배치된, 제1 시간에패터닝되는제1 패턴을포함하는제1 패턴그룹과상기제1 시간과다른제2 시간에패터닝되는제2 패턴을포함하는제2 패턴그룹을포함하는레이아웃디자인이저장되는저장부를포함하되, 상기스티치모듈은, 상기프로세서를이용하여상기제2 패턴중 고립패턴을검출하고, 상기프로세서를이용하여상기고립패턴과미리정한간격이상으로이격된제1 패턴중 적어도하나를상기제2 패턴그룹으로중복지정한다.

9. 发明授权

KR102219460B1 반도체 장치의 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법 有权
公开(公告)号：KR102219460B1
公开(公告)日：2021-02-24
申请号：KR1020140117785
申请日：2014-09-04
申请人： 삼성전자주식회사
发明人： 강대권 , 정지영 , 김동균 , 양재석 , 황성욱
IPC分类号： H01L21/027
摘要： 반도체장치의레이아웃분리방법에서, 반도체장치의레이아웃에포함되는폴리곤들(polygons) 중에서두 개이상의라인들이교차하는교차점(intersection)을복수개 갖는폴리곤을이차원폴리곤으로결정하고, 상기이차원폴리곤상에서상기이차원폴리곤에포함되는상기교차점들사이에제1 스티치(stitch)를생성하고, 상기레이아웃에대해패턴분리동작을수행하여복수의분리패턴들을생성한다.

10. 发明公开

KR1020160126664A 레이아웃 분리 방법 및 레이아웃 분리 시스템 审中-实审
标题翻译：布局分解方法和布局分解系统
公开(公告)号：KR1020160126664A
公开(公告)日：2016-11-02
申请号：KR1020150058010
申请日：2015-04-24
申请人： 삼성전자주식회사
发明人： 정지영 , 강대권 , 김동균 , 양재석 , 황성욱
IPC分类号： G06F17/50 , G06T17/30
CPC分类号： G03F1/70 , G03F1/68
摘要： 레이아웃분리방법및 레이아웃분리시스템이제공된다. 레이아웃분리방법은, 복수의폴리곤(polygon)을포함하는레이아웃디자인(layout design)으로부터복수의노드(node) 및에지(edge)를포함하는그래프(graph)를생성하고, 노드는레이아웃디자인의폴리곤에대응되고, 에지는복수의노드중 서로미리정해진최소거리보다가깝게배치된 2 개의노드를식별하고, 복수의노드의차수(degree)와미리정해진기준값을비교하고, 복수의노드중 그차수가기준값을초과하는타겟노드를선정하고, 그래프로부터, 타겟노드를기준으로분할되는제1 서브그래프및 제2 서브그래프를식별하고, 제1 서브그래프및 제2 서브그래프에대해 MPT 분리(Multi Patterning Technology decomposition)를각각수행하여제1 결과및 제2 결과를획득하고, 제1 결과및 제2 결과를결합하여, 레이아웃디자인의일부에대응하는제1 마스크레이아웃데이터및 레이아웃디자인의다른일부에대응하는제2 마스크레이아웃데이터를생성하는것을포함한다.
摘要翻译：提供了一种布局分解方法，其可以包括建筑物，包括多个节点和边缘的图形，所述布局设计包括多个多边形，其中所述节点对应于所述布局设计的所述多边形，并且所述边缘标识靠近彼此距离多个节点之间的距离小于最小距离，将所述多个节点的度数与参考值进行比较，选择目标节点的程度超过所述参考值，基于所述参考值识别第一和第二子图，基于目标节点，在第一和第二子图上执行多图案化技术分解以获取第一和第二结果，以及创建对应于布局设计的一部分的第一掩模布局数据和对应于布局设计的另一部分的第二掩模布局数据结合第一和第二结果的布局设计。

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